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IS61NSCS25672
IS61NSCS51236
Σ
内存
256K X 72 ， 512K ×36
特点
JEDEC SigmaRam引脚和封装标准
1.8V单电源供电（V
CC
） ： 1.7V （分钟）
到1.9V （最大值）
专用输出电源电压（V
CCQ
): 1.8V
或1.5V的典型
LVCMOS兼容的I / O接口
通用数据I / O引脚（ DQS）
单倍数据速率（ SDR ）的数据传输
流水线（ PL ）读操作
双晚写（ DLW ）写操作
突发和非突发读写操作，
通过专用控制引脚可选（ ADV ）
内部控制的线性突发地址
在突发操作顺序
突发长度为2，3，或4 ，具有自动地址
WRAP
完整的读/写一致性
字节写能力
两个周期取消
单端输入时钟（ CLK ）
数据为参考的输出时钟（ CQ / CQ ）
通过专用的可选择的输出驱动器阻抗
控制引脚（ ZQ ）
回波时钟输出的轨道数据输出驱动器
深度扩展，通过能力（ 2或4银行）
可编程芯片使（ E2 ， E3 ， EP2 ， EP3 ）
对IEEE标准 JTAG边界扫描（集
1149.1)
209引脚（ 11x19 ） ， 1mm节距， 14毫米X 22毫米球
栅阵列（BGA ）封装
ISSI
超前信息
2001年6月
18MB同步SRAM
底部视图
209焊球，有14毫米× 22毫米BGA
1毫米凸块间距， 11× 19阵列的凹凸
SigmaRAM系列概述
该IS61NSCS系列
Σ
的RAM内置在遵守
在SigmaRAM引脚排列标准同步SRAM 。
的实现是18874368位（ 18MB ）的SRAM 。
这些是第一个在一个家庭中的宽，非常低的电压的CMOS
I / O设计的SRAM在需要的速度来操作
实现经济高效的网络
系统。
ISSI “
Σ
RAM中均提供了许多配置的
s
效仿其他同步SRAM ，如突发的RAM ，
NBT的RAM ，后写，或双数据速率（ DDR ） SRAM的。
所采用的协议之间的逻辑区别
这些RAM的铰链主要是对各种组合
地址破裂，输出数据登记，写点和结束点。
Σ
的RAM使用户能够最好地实现接口协议
适合于手头的任务。
这种特殊的产品为通用I / O ， SDR ，双晚
写&流水线读（同流水线NBT ）和
家庭被确定为1x1Dp 。
本文件包含超前信息数据。 ISSI保留随时更改其产品在任何时候，恕不另行通知，以改进设计和提供最好权
可能的产品。我们假设它可能出现在本出版物中的任何错误不承担任何责任。 版权所有2001年，集成硅解决方案公司
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超前信息
06/19/01
修订版00A
1
