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ICS8534-01
低偏移， 1到22差分至3.3V的LVPECL扇出缓冲器
对于未使用的输入和输出引脚的建议
输入：
CLK / NCLK输入
如果不需要使用差分输入的，既
CLK和NCLK可以悬空。虽然不是必需的，但对于
额外的保护，一个1kΩ电阻可以从CLK绑
地面上。
输出：
LVPECL输出
所有未使用的LVPECL输出可以悬空。我们建议
没有一丝连接。差分输出的两侧
一双要么悬空或终止。
PCLK / nPCLK输入
如果不需要使用差分输入的，既
PCLK和nPCLK可以悬空。虽然不是必需的，但对于
额外的保护，一个1kΩ电阻可以从PCLK绑
地面上。
LVCMOS控制引脚
所有的控制引脚具有内部上拉或下拉功能;另外
不需要性，但可以额外添加
保护。一个1kΩ电阻都可以使用。
终止3.3V LVPECL输出
下面示出的时钟布局拓扑结构是一个典型的终止为
LVPECL输出。提到的两个不同的布局是
建议仅作为指导。
FOUT和nFOUT低阻抗跟随输出，
产生ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须是
用于功能性。这些输出设计用于驱动50
传输线。匹配阻抗技术应该是
用来最大限度地提高工作频率，并最大限度地减少信号
失真。
图5A和5B
显示两个不同的布局有哪些
建议仅作为指导。其它合适的时钟布局可能会
存在，它会建议电路板设计
模拟，以保证在所有印刷电路兼容性和
时钟组件过程中的变化。
3.3V
Z
o
= 50
125
FOUT
鳍
Z
o
= 50
FOUT
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
Z
o
= 50
84
84
鳍
125
Z
o
= 50
RTT =
图5A 。 3.3V LVPECL输出终端
图5B 。 3.3V LVPECL输出终端
IDT / ICS 3.3V的LVPECL扇出缓冲器
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ICS8534AY -01 REV 。一2007年12月6日
