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初步
集成
电路
系统公司
ICS85314-01
L
OW
S
KEW
, 1-
TO
-5
D
。微分
-
TO
-2.5V / 3.3V LVPECL F
ANOUT
B
UFFER
A
PPLICATION
I
载文信息
W
IRING的
D
。微分
I
NPUT TO
A
CCEPT
S
炉火
E
NDED
L
EVELS
图2
显示了差分输入可连接到接受单端电平。参考电压V_REF V
CC
/ 2是
由偏置电阻器R1， R2和C1产生的。此偏置电路应位于尽可能接近到输入引脚。的比率
R1和R2可能需要进行调整，以在输入电压摆动的中心定位V_REF 。例如，如果输入的时钟
秋千是只有2.5V和V
CC
= 3.3V ， V_REF应该是1.25V和R2 / R1 = 0.609 。
V
CC
R1
1K
CLK_IN
+
V_REF
-
C1
0.1uF
R2
1K
F
IGURE
2 - S
炉火
E
NDED
S
IGNAL
D
分料
D
。微分
I
NPUT
T
发芽FOR
LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出， gen-
中心提供全方位ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须
用于功能性。这些输出设计用于驱动
Z
o
= 50
5
2 Z
o
F
OUT
F
IN
Z
o
= 50
Z
o
= 50
50
50
V
CC
- 2V
50Ω的传输线。匹配阻抗技术应
用于最大化操作次数最小化信号
失真。
图3A和3B
显示两个不同的布局哪些
建议仅作为指导方针。其它合适的时钟lay-
出局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
3.3V
5
2 Z
o
F
OUT
F
IN
RTT =
1
(V
OH
+ V
OL
/ V
CC
–2) –2
Z
o
F
IGURE
3A - LVPECL
安输出
T
发芽
85314AG-01
RTT
Z
o
= 50
3
2 Z
o
3
2 Z
o
F
IGURE
3B - LVPECL
安输出
T
发芽
REV 。 B 2002年6月21日
www.icst.com/products/hiperclocks.html
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