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集成
电路
系统公司
ICS853111-02
L
OW
S
KEW
, 1-
TO
-10
D
。微分
-
TO
-2.5V / 3.3V LVPECL / ECL F
ANOUT
B
UFFER
TYPE
描述
核心供电引脚。
时钟选择输入。当HIGH ，选择PCLK1 ， nPCLK1投入。
当低，选择PCLK0 ， nPCLK0投入。
LVCMOS / LVTTL接口电平。
非INVER婷差分时钟输入。
INVER婷差动LVPECL时钟输入。
V
CC
/ 2时默认悬空。
偏置电压。
下拉
上拉/下拉
非INVER婷差分时钟输入。
INVER婷差动LVPECL时钟输入。
V
CC
/ 2时默认悬空。
负电源引脚。
输出电源引脚。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
差分输出对。 LVPECL接口电平。
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
8
9, 16, 25, 32
10, 11
12, 13
14, 15
17, 18
19, 20
21, 22
23 , 24
26, 27
28, 29
30, 31
名字
V
CC
CLK_SEL
PCLK0
nPCLK0
V
BB
PCLK1
nPCLK1
V
EE
V
CCO
nQ9 ， Q9
nQ8 ， Q8
nQ7 ， Q7
nQ6 ， Q6
nQ5 ， Q5
nQ4 ， Q4
nQ3 ， Q3
NQ2 ， Q2
NQ1 ， Q1
nQ0 ， Q0
动力
输入
输入
输入
产量
输入
输入
动力
动力
产量
产量
产量
产量
产量
产量
产量
产量
产量
产量
下拉
下拉
上拉/下拉
注意：
上拉和下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
R
下拉
R
VCC /
2
参数
输入下拉电阻
上拉/下拉电阻
测试条件
最低
典型
75
50
最大
单位
kΩ
kΩ
T
ABLE
3A 。
LOCK
I
NPUT
F
油膏
T
ABLE
输入
PCLKx
0
1
0
1
nPCLKx
1
0
偏见;
注1
偏见;
注1
输出
Q0:Q9
低
高
低
高
nQ0 ： Q9
高
低
高
低
输入到输出模式
差分至差分
差分至差分
单端至差分
单端至差分
极性
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
非铟（Inver）婷
T
ABLE
3B 。
ONTROL
I
NPUT
F
油膏
T
ABLE
输入
CLK_SEL
0
1
选定的源
PCLK0 ， nPCLK0
PCLK1 ， nPCLK1
偏见;
0
高
低
单端至差分
INVER婷
注1
偏见;
1
低
高
单端至差分
INVER婷
注1
注1 ：请参考应用信息， "Wiring的差分输入
接受单端Levels" 。
853111AY
-02
www.icst.com/products/hiperclocks.html
2
REV 。一2006年1月10日
