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初步
集成
电路
系统公司
ICS844003I
F
EMTO
C
锁
C
RYSTAL
-
TO
-LVDS
F
Characteristic低频
S
YNTHESIZER
F
EATURES
对两家银行，一家银行三LVDS输出，一组LVDS
对与B银行有2 LVDS输出的双
使用31.25MHz或26.041666MHz晶体，两
输出银行可以为625MHz的独立设置，
312.5MHz ， 156.25MHz和125MHz的
可选的晶体振荡器接口或LVCMOS / LVTTL
单端输入
VCO范围：为560MHz到700MHz的
RMS相位抖动@ 156.25MHz （ 1.875MHz - 20MHz的） ：
0.63ps （典型值）
3.3V输出电源模式
-40 ° C至85°C的工作环境温度
提供标准和无铅符合RoHS标准
套餐
G
ENERAL
D
ESCRIPTION
该ICS844003I是3差分LVDS输出
合成器设计成产生以太网为参考
HiPerClockS
EnCE的时钟频率，并且是在一个构件
HiPerClocks 系列高性能时钟
从IC解决方案。使用31.25MHz或
26.041666MHz ， 18pF之并联谐振晶体，以下
可以基于4个频的设定来生成频率
昆西选择引脚（ DIV_SEL [ A1 ： A0 ] ， DIV_SEL [ B1 ： B0 ] ） ：
625MHz的， 312.5MHz ， 156.25MHz和125MHz的。该844003I
有2个输出银行，银行A以1差分LVDS输出
对， B银行与2 LVDS差分输出对。
IC
S
这两家银行都有自己的专用频率SE-
择管脚，并且可以为frequen-独立设置
资本投资者入境计划上面提到的。该ICS844003I使用ICS “第三gen-
关合作的低相位噪声VCO技术，能够实现
1PS或更低的典型RMS相位抖动，很容易满足
以太网的抖动要求。该ICS844003I打包
在一个小型24引脚TSSOP封装。
P
IN
A
SSIGNMENT
DIV_SELB0
VCO_SEL
MR
V
DDO
_
A
QA0
nQA0
CLK_ENB
CLK_ENA
FB_DIV
V
DDA
V
DD
DIV_SELA0
1
2
3
4
5
6
7
8
9
10
11
12
24
23
22
21
20
19
18
17
16
15
14
13
DIV_SELB1
V
DDO
_
B
QB0
nQB0
QB1
nQB1
XTAL_SEL
TEST_CLK
XTAL_IN
XTAL_OUT
GND
DIV_SELA1
B
LOCK
D
IAGRAM
CLK_ENA
上拉
DIV_SELA [1 ：0]的
VCO_SEL
上拉
ICS844003I
24引脚TSSOP
4.40毫米X 7.8毫米X 0.92毫米
包体
G封装
顶视图
QA0
0
00
01
0
10
11
÷1
÷2
（默认）
÷4
÷5
TEST_CLK
下拉
nQA0
XTAL_IN
OSC
XTAL_OUT
XTAL_SEL
上拉
1
相
探测器
VCO
560-700MHz
1
QB0
FB_DIV
0 = 20 ÷ （默认）
1 = ÷24
00
01
10
11
÷1
÷2
÷4
（默认）
÷5
nQB0
QB1
nQB1
FB_DIV
下拉
DIV_SELB [1 ：0]的
MR
下拉
CLK_ENB
上拉
本文提供的初步信息代表了原型或试生产的产物。所提到的特征是基于初始
产品特性。集成电路系统公司（ ICS）保留更改任何电路或规格，恕不另行通知。
844003AGI
www.icst.com/products/hiperclocks.html
REV 。 B 2005年8月25日
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