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互联网数据表
HYS[64/72]D[32/64/128]xxx[G/H]U–[5/6]–B
无缓冲DDR SDRAM模块
表9
AC时序 - 绝对规格PC3200和PC2700
参数
符号
–5
DDR400B
分钟。
从CK / CK DQ输出访问时间
从CK / CK DQS输出访问时间
CK高电平宽度
CK低电平宽度
时钟半周期
时钟周期时间
马克斯。
+0.5
+0.6
0.55
0.55
8
12
12
—
—
—
—
+0.7
+0.7
1.25
+0.40
+0.50
—
—
—
—
—
0.60
—
—
—
–6
DDR333
分钟。
–0.7
–0.6
0.45
0.45
—
7.5
7.5
0.45
0.45
2.2
1.75
–0.7
–0.7
0.75
—
—
马克斯。
+0.7
+0.6
0.55
0.55
—
12
12
—
—
—
—
+0.7
+0.7
1.25
+0.45
+0.55
—
—
—
—
—
0.60
—
—
—
ns
ns
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)
单位
记
1)
/ TEST
条件
t
AC
t
DQSCK
t
CH
t
CL
t
HP
t
CK
–0.5
–0.6
0.45
0.45
5
6
7.5
t
CK
t
CK
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
分钟。 （
t
CL
,
t
CH
)
分钟。 （
t
CL
,
t
CH
)
CL = 3.0
2)3)4)5)
CL = 2.5
2)3)4)5)
CL = 2.0
2)3)4)5)
2)3)4)5)
2)3)4)5)
2)3)4)5)6)
DQ和DM输入保持时间
DQ和DM输入建立时间
控制和地址。输入脉冲宽度（每
INPUT）
t
DH
t
DS
t
IPW
0.4
0.4
2.2
1.75
–0.7
–0.7
0.75
—
—
DQ和DM输入脉冲宽度（每个输入）
t
DIPW
从CK / CK数据输出高阻抗的时间
t
HZ
从CK / CK数据输出低阻抗时间
t
LZ
写命令1
st
DQS锁存
过渡
DQS -DQ歪斜（ DQS和DQ相关
信号）
数据保持倾斜因子
DQ / DQS输出保持时间
DQS输入低（高）脉冲宽度（写
循环）
DQS下降沿到CK建立时间（写
循环）
2)3)4)5)6)
2)3)4)5)7)
2)3)4)5)7)
2)3)4)5)
t
DQSS
t
DQSQ
t
QHS
t
QH
t
DQSL ，H
t
DSS
t
CK
ns
ns
ns
TSOPII
2)3)4)5)
TSOPII
2)3)4)5)
2)3)4)5)
2)3)4)5)
t
HP
–
t
QHS
0.35
0.2
0.2
2
0
0.40
0.25
0.6
0.7
t
HP
–
t
QHS
0.35
0.2
0.2
2
0
0.40
0.25
0.75
0.8
t
CK
t
CK
t
CK
t
CK
ns
2)3)4)5)
DQS下降沿持有CK时间（写
t
DSH
循环）
模式寄存器设置命令周期时间
写序言建立时间
写后同步
写序言
地址和控制输入建立时间
2)3)4)5)
t
MRD
t
WPRES
t
WPST
t
WPRE
t
IS
2)3)4)5)
2)3)4)5)8)
2)3)4)5)9)
2)3)4)5)
t
CK
t
CK
ns
ns
快速压摆率
3)4)5)6)10)
慢转换速率
3)4)5)6)10)
牧师1.22 ， 2007-01
03292006-CXBY-V2JX
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