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莱迪思半导体公司
图2. LVDS环回模式的框图
LB_LVDS_ENb=0
BIST_ENb=0
BIST_LB_SC0=0
BIST_LB_SC1=1
RX_D_LV[0..15]
RX_CK_LV_P / N
RX
LVDS数据
1
0
解串器
XPIO 110GXS数据表
RX_D_P
10G RX
RX_D_N
LVDS时钟
绕行
LVDS数据
环回
TX_D_P
TX_D_LV[0..15]
TX_CL_LV_P / N
TX
LVDS数据
1
0
串行器
10G TX
TX_D_N
CMU
REF_CK_P / N
LVDS线路环回
线路环是一个诊断模式，它建立的解串器的输出端之间并联连接
和输入到串行化。当这个模式被激活，串行接收数据进行反序列化，并在内部循环
回到串行。在串行器提供的数据经由CML输出发送。线路环回被激
氧基团的LB_P622_Enb引脚设置为逻辑低。
模式1 ：无时钟清理同步线路环回。
驾驶LB_P622_Enb低使线路环回
模式。连接LVDS输出时钟， RX_CK_LV_P / N ，以REF_CK_P / N ，使环回模式同步的
知性。此外，一个单独的参考时钟输入到RX_REF_CKP / N为通过对CDR的逻辑使用。数据传输
横跨TX_D_P / N个管脚mitted现在定时到LVDS时钟使RX和TX数据同步。
然而， RX_CK_LV_P / N不需要SONET / SDH的公差，以便发送所述并行的LVDS数据。
这意味着重复TX_D_P / N的数据将有显着的抖动。
图3.线路环回模式1框图
LVDS环回
模式1
LB_LVDS_ENb=1
BIST_ENb=0
BIST_LB_SC0=0
BIST_LB_SC1=1
RX_D_LV[0..15]
RX_CK_LV_P / N
RX
LVDS
数据
1
0
解串器
RX_D_P
10G RX
RX_D_N
LB_P622_ENb=0
并行
环回
TX_D_P
TX_D_LV[0..15]
TX_CL_LV_P / N
TX
LVDS
数据
1
0
串行器
10G TX
TX_D_N
CMU
REF_CK_P / N
6
