旭化成
[AKD5700-A]
（ 3 ） PLL的评价，从模式（ PLL参考时钟; BCLK和LRCK引脚）
*连接PORT4 （ DSP2 ）与DSP 。
下面的图显示了PORT4引脚分配
PORT4
MCKI
EXBCLK
EXLRCK
EXSDTI
VD
GND
GND
NC
NC
SDTO
a）设置MCKI时钟的跳线插针
JP16
XTI
JP19
MCLK_SEL
5700-
MCKO
EXTCLK
/ BCLK
4114-
MCKO
MCKI EXTCLK
/ BCLK
b）建立BCLK时钟的跳线插针
当外部时钟信号通过一个RCA连接器J3 （ EXT / BCLK ）提供， J4 （ EXT / LRCK ） ， JP14 （ EXT1 ）
和R20 ， JP15 （ EXT2）和R21应以适当选择的时钟的多输出阻抗
发电机。
JP17
BCLK_SEL
JP12
BCLK
EXT
BCLK
EXT EXTBCLK / BCLK /
DIT
DIT
64fs的32fs 16fs
c）设置LRCK时钟的跳线插针
JP18
LRCK_SEL
JP13
LRCK
EXT EXT
EXTLRCK / LRCK /
DIT
2FS 1FS
LRCK DIT
<KM087000>
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2006 / 12
