3.5.4
锁相环时序
表3-9 PLL时间
工作条件：
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0-3.6 V，T
A
= -40 °至+ 85°C
特征
符号
f
OSC
f
OUT
/2
t
锁相环
t
锁相环
民
4
40
—
—
典型值
8
—
1
100
最大
10
110
10
200
单位
兆赫
兆赫
ms
ms
外部参考晶振频率的PLL
1
PLL输出频率
2
PLL稳定时间
3
0
o
+85
o
C
PLL稳定时间
3
-40
o
0
o
C
1.外部提供的参考时钟应尽可能地自由从任何相位抖动锁相环工作
正确。 PLL的优化，为8MHz晶振输入。
2. ZCLK不得超过80MHz的。有关ZCLK和f的其他信息
OUT
/ 2 ，请参考在所述OCCS章
用户手册。 ZCLK = F
op
3.这是PLL设置被改变后，以确保可靠的操作所需的最短时间。
3.6外部总线异步时序
表3-10外部总线异步时序
1, 2
工作条件：
V
SS
= V
SSA
= 0 V, V
DD
= V
DDA
= 3.0-3.6 V，T
A
= -40 °至+ 85°C ，C
L
≤
50pF的，女
op
= 80MHz的
特征
地址有效到WR断言
WR宽度断言
等待状态= 0
等待状态> 0
WR断言D0 -D15输出有效
数据输出保持时间从WR拉高
数据输出建立时间WR拉高
等待状态= 0
等待状态> 0
RD拉高到地址无效
地址有效到RD拉高
等待状态= 0
等待状态> 0
符号
t
AWR
t
WR
7.5
（ T * WS ） + 7.5
t
WRD
t
DOH
t
DOS
2.2
（ T * WS ） + 6.4
t
RDA
t
ARDD
18.7
（ T * WS ） + 18.7
0
—
—
—
—
ns
ns
ns
ns
ns
—
4.8
—
—
4.2
—
ns
ns
ns
ns
民
6.5
最大
—
单位
ns
56F803技术数据，版本15
30
飞思卡尔半导体公司
