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SI 5540
由一个输出时钟移位寄存器， TXCLK16OUT ，即
通过将下高速发射产生
时钟， TXCLKOUT ，通过16. TXCLK16OUT一个因素
时钟输出被提供给支持16位字传送
使用的Si5540和上游设备之间
计数器时钟方案。的高速串行数据
流同步输出的移位寄存器的使用
TXCLKOUT 。
输入FIFO
该Si5540集成了FIFO中的数据解耦
通过TXCLK16IN从数据传送到FIFO
转移到通过TXCLK16OUT移位寄存器。该
FIFO是八个并行字深，可容纳
之间可能提出的任何静态相位延迟
TXCLK16OUT和TXCLK16IN计数器时钟
计划。另外， FIFO将容纳一个相
漂移或TXCLK16IN和TXCLK16OUT之间徘徊
的多达三个并行的数据字。
在FIFO电路表示溢出或下溢
条件由断言FIFOERR高。这可以输出
用于recenter的FIFO中读/写指针
直接tieing它的FIFORST输入。该Si5540会
后该设备的还recenter读/写指针
上电复位，通过复位外部复位，并且每个
时间DSPLL转变，从一个彻头彻尾的锁定状态到
锁定状态（ TXLOL转变，从低到高） 。
并行输入串行输出的关系
时钟禁用
该Si5540提供时钟禁用引脚， TXCLKDSBL ，
是，用于禁止高速串行数据时钟
输出TXCLKOUT 。当TXCLKDSBL引脚
CLK-的断言，所述正极和负极端子
输出是通过50连接到1.5V的
片内电阻。
此功能用于降低功率消耗
不使用的高速传输应用
数据时钟。
偏压生成电路
该Si5540利用外部电阻来设置
内部偏置电流。外部电阻可预
CISE产生偏置电流的其中显著
降低功耗与传统imple-
使用一个内部电阻mentations 。偏置gener-
ATION电路需要3.09
（1％）电阻
连接REXT与GND之间。
该Si5540提供的能力，在选择的顺序
其中，并行输入总线上的数据传送seri-
盟友。该总线上的数据可以先发送MSB或
LSB首先取决于TXMSBSEL的设置。如果
TXMSBSEL接低电平， TXDIN0首先发送跟着
通过TXDIN15 lowed为了通过TXDIN1 。如果TXMSB-
SEL引脚拉高， TXDIN15先传送跟随
通过TXDIN0订购了TXDIN14 。此功能simpli-
当芯片被安装在两侧的外商投资企业的电路板布线
的印刷电路板。
发送数据静噪
为了防止损坏的数据进入传输
网络中， Si5540提供了一个控制引脚，可以是
用于强制高速数据输出， TXDOUT ，为0。
通过驱动TXSQLCH低TXDOUT将被强制为0 。
RESET
器件复位可以通过按住RESET引脚被强制
低至少1
秒。当RESET为低电平时，
输入FIFO指针复位和数字控制电路
初始化。当RESET变为高电平，开始正常的
操作中， DSPLL将校准。
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初步修订版0.31
