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WM8986
信号的时序要求
系统时钟时序
t
MCLKL
MCLK
t
MCLKH
t
MCLKY
预生产
图2系统时钟时序要求
测试条件
DCVDD = 1.8V ， DBVDD = = AVDD1 AVDD2 = 3.3V ， DGND = AGND1 = AGND2 = 0V ，T
A
= +25
o
C，从模式
参数
系统时钟时序信息
MCLK周期时间
MCLK占空比
注意：
1.
PLL的预缩放和PLL N和的K值应适当地设置，以便系统时钟不大于12.288MHz的更大。
T
MCLKY
T
MCLKDS
MCLK = SYSCLK （ = 256fs ）
MCLK输入到PLL
注1
符号
条件
民
81.38
20
60:40
典型值
最大
单位
ns
ns
40:60
音频接口时序 - 主模式
图3数字音频数据时序 - 主机模式（控制接口）
w
PP ，版本3.1 ， 2007年2月
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