生产数据
WM8971L
信号的时序要求
系统时钟时序
t
MCLKL
MCLK
t
MCLKH
t
MCLKY
图1系统时钟时序要求
测试条件
CLKDIV2=0,
DCVDD = 1.42V ， DBVDD = 3.3V ， DGND = 0V ，T
A
= +25
o
C，从模式FS = 48kHz的， MCLK = 384fs ， 24位数据，
除非另有说明。
参数
系统时钟时序信息
MCLK系统时钟脉冲宽度高
MCLK系统时钟脉冲宽度低
MCLK系统时钟周期时间
MCLK占空比
T
MCLKL
T
MCLKH
T
MCLKY
T
MCLKDS
21
21
54
60:40
40:60
ns
ns
ns
符号
民
典型值
最大
单位
测试条件
CLKDIV2=1,
DCVDD = 1.42V ， DBVDD = 3.3V ， DGND = 0V ，T
A
= +25
o
C，从模式FS = 48kHz的， MCLK = 384fs ， 24位数据，
除非另有说明。
参数
系统时钟时序信息
MCLK系统时钟脉冲宽度高
MCLK系统时钟脉冲宽度低
MCLK系统时钟周期时间
T
MCLKL
T
MCLKH
T
MCLKY
10
10
27
ns
ns
ns
符号
民
典型值
最大
单位
音频接口时序 - 主模式
BCLK
（输出）
ADCLRC /
DACLRC
（输出）
t
DL
t
DDA
ADCDAT
DACDAT
t
DST
t
DHT
图2数字音频数据时序 - 主机模式（控制接口）
w
PD版本4.1 2005年8月
13
