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SMJ320C6203
定点数字信号处理器
SGUS033 - 2002年2月
多通道缓冲串行端口时序
为McBSP的时序要求
（参见图46）
号
2
3
5
6
7
8
10
11
TC （ CKRX ）
总重量（ CKRX ）
TSU （ FRH - CKRL ）
日（ CKRL - FRH ）
TSU （ DRV- CKRL ）
日（ CKRL - DRV ）
TSU （ FXH - CKXL ）
日（ CKXL - FXH ）
周期时间， CLKR / X
脉冲持续时间， CLKR / X高或CLKR / X低
建立时间，外部FSR高CLKR前低
CLKR低后保持时间，外部FSR高
建立时间， DR前CLKR低有效
保持时间，何后CLKR低有效
建立时间，在CLKX低外部FSX高
保持时间， CLKX后低的外部FSX高
CLKR / X EXT
CLKR / X EXT
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKR INT
CLKR分机
CLKX INT
CLKX分机
CLKX INT
CLKX分机
民
2P§
*P 1
9
2
6
4
8
0.5
3
5
9
2
6
4
ns
ns
ns
ns
ns
ns
最大
单位
ns
ns
*该参数不生产测试。
CLKRP = CLKXP = FSRP = FSXP = 0。如果任何的信号的极性反转，然后该信号的定时基准，也反转。
P = 1 / CPU时钟频率纳秒。例如，在200 MHz的运行部件时，使用P = 5纳秒。
§的最大位速率为C6203设备为100 Mbps或CPU / 2（两者的速度较慢） 。必须小心，以确保AC时序
本数据表中指定的满足。的最大位速率为McBSP的到McBSP的通信为100 MHz ;因此，最小CLKR / X的
时钟周期可以是两倍的CPU周期时间（2P） ，或10纳秒（100兆赫） ，取其值是较大的。例如，在200MHz下运行的部件时
（p = 5纳秒） ，可以使用10纳秒的最低CLKR / X的时钟周期（通过设置适当的CLKGDV比率或外部时钟源） 。运行时
部分在100兆赫（ P = 10纳秒） ，用2P = 20纳秒（ 50 MHz）的为最低CLKR / X时钟周期。的最大位速率为McBSP的到McBSP的
通信适用于当串口时钟和帧同步的主站（与CLKR连接到CLKX ， FSR连接到FSX ，
CLKXM = FSXM = 1，和CLKRM = FSRM = 0）中的数据延迟1或2方式（R / XDATDLY条件= 01b或10b）的与所述其他设备的McBSP的
通信，是一个奴隶。
最小CLKR / X的脉冲持续时间可以是（P -1）或4纳秒中较大。例如，在200MHz下运行的部件时（P = 5纳秒） ，使用
4纳秒的最低CLKR / X的脉冲持续时间。当频率为100 MHz （ P = 10纳秒）的运动部件，采用（P -1） = 9毫微秒为最小CLKR / X脉冲
持续时间。
70
邮政信箱1443
休斯敦，得克萨斯州77251-1443
