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SMJ320C6203
定点数字信号处理器
SGUS033 - 2002年2月
时钟PLL
最内部的C6203时钟从通过CLKIN引脚的单个源产生。该时钟源
任一驱动PLL ，它乘该源时钟的频率以产生内部CPU时钟，或
绕过PLL成为内部CPU时钟。
使用PLL来产生CPU时钟时，外部PLL滤波器电路必须被适当地设计。图5中，
和表16至表17示出了外部PLL电路，用于任一×1 （PLL旁路）或x4 PLL乘法
模式。图6显示了外部PLL电路，用于与仅×1 （PLL旁路）模式的系统。
为了最大限度地减少时钟抖动，单个清洁电源应供电两者C6203装置和外部
时钟振荡电路。噪声耦合到PLLF直接影响PLL时钟抖动。最低CLKIN上升和
下降时间也应遵守。对于输入时钟时序要求，请参阅
输入和输出时钟
ELECTRICALS部分。表15列出了兼容CLKIN外部时钟源的一些例子：
表15.兼容CLKIN外部时钟源
兼容部件FOR
外部时钟源（ CLKIN ）
产品型号
JITO-2
STA系列， ST4100系列
振荡器
SG-636
342
PLL
3.3V
PLLV
CLKMODE0
CLKMODE1
CLKMODE2
CLKIN
生产厂家
福克斯Electronix公司
SaRonix公司
爱普生美国
康宁频率控制
集成电路系统
MK1711 -S， ICS525-02
EMI滤波器
PLL
PLLMULT
PLLCLK
CLKIN
环路滤波器
0
1
内部C6203
C3
10
mF
C4
0.1
mF
中央处理器
时钟
（对于PLL选项
和CLKMODE引脚设置，
见表16和表17）的
C2
C1
R1
注：A保持引线长度和销PLLF ，销PLLG中，R1 ，C1和C2之间的通孔，以最小的数量。此外，将所有PLL
组分（ R1，C1 ，C2，C3 ，C4和EMI滤波器），为接近了C6000
DSP器件成为可能。最佳性能达到
与PLL元件在电路板的单面无跳线，开关或部件所显示的朋友等。
B.对于降低锁相环的抖动，最大化的开关信号和PLL外部元件（ R1，C1 ，C2，C3 ， C4之间的间隔，
而EMI滤波器） 。
C.在3.3 V电源的EMI滤波器必须来自同一个3.3V的电源层提供的I / O电压， DVDD 。
图5.外部PLL电路PLL要么乘模式或X1 （旁路）模式
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休斯敦，得克萨斯州77251-1443
PLLG
PLLF
