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SMJ320C6701
浮点数字信号处理器
SGUS030B - 2000年4月 - 修订2001年5月
信号说明
信号
名字
CLKIN
CLKOUT1
CLKOUT2
CLKMODE1
CLKMODE0
PLLFREQ3
PLLFREQ2
PLLFREQ1
PLLV
PLLG
PLLF
TMS
TDO
TDI
TCK
TRST
EMU1
EMU0
RESET
NMI
EXT_INT7
EXT_INT6
EXT_INT5
EXT_INT4
IACK
INUM3
INUM2
INUM1
INUM0
号
A14
Y6
V9
B17
C17
C13
G11
F11
D12
G10
C12
K19
R12
R13
M20
N18
R20
T18
J20
K21
R16
P20
R15
R18
R11
T19
T20
T14
T16
小端/大端
LENDIAN
G20
I
如果高，选择little-endian字节/半字一个字内处理订单
如果低，选择大尾数处理
掉电状态
PD
D19
O
掉电模式2或3 （积极的，如果高）
I =输入， O =输出， Z =高阻抗， S =电源电压， GND =接地
PLLV和PLLG信号不是的外部电源电压或接地部分。看到时钟/ PLL文档，以了解如何连接
这些引脚。
§ A =模拟信号（ PLL滤波器）
对于仿真和正常运行，拉起EMU1和EMU0有专用的20 - kΩ电阻。对于边界扫描，拉下EMU1和EMU0
有专用的20 - kΩ电阻。
O
活动中断标识号
有效IACK期间的所有活动中断（而不仅仅是外部）
Interru吨
蒙皮
编码顺序如下中断服务取数据包排序
O
中断响应由CPU提供服务的所有有效中断
I
外部中断
interru TS
边驱动（上升沿）
g
g g
A§
A§
A§
I
O / Z
I
I
I
I / O / Z
I / O / Z
I
I
对于低通滤波器的PLL模拟VCC连接
对于低通滤波器的PLL模拟地连接
锁相环的低通滤波器连接到外部元件和一个旁路电容
JTAG仿真
JTAG测试端口模式选择（具有内部上拉）
JTAG测试端口进行数据
在JTAG测试端口的数据（具有内部上拉）
JTAG测试端口的时钟
JTAG测试端口复位（具有内部上拉下来）
模拟引脚1 ，拉了一个专用的20 - kΩ的resistor
模拟引脚0 ，拉了一个专用的20 - kΩ的resistor
复位和中断
器件复位
不可屏蔽中断
边驱动（上升沿）
I
I
TYPE
时钟/ PLL
I
O
O
时钟输入
在完整的设备高速时钟输出
半器件速度的时钟输出
时钟模式选择
选择是否输出时钟频率=输入时钟频率X4或X1
目标范围为CLKOUT1频率通过的PLLFREQ销的3比特值来确定。
PLL频率范围（3,2 ，和1）
描述
8
邮政信箱1443
休斯敦，得克萨斯州77251-1443
