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ADS5547
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SLWS192A - 2006年11月 - 修订2007年5月
LVDS数据输出，内部端接图49.眼图
并行CMOS
在此模式中， 14个数据输出端和所述输出时钟可以作为3.3 V的CMOS电压电平。每个数据
位并输出时钟可以用并联的单独引脚。默认情况下，数据输出是有效的期间
输出时钟的上升沿。输出时钟CLKOUT （引脚5） 。
CMOS模式下功耗
随着CMOS输出， DRVDD电流扩展的采样频率和每一个负载电容
输出引脚（见
图35）。
当每个输出位0和1之间切换时的最大DRVDD电流
每个时钟周期。在实际应用中，这种情况不大可能发生。实际DRVDD电流将
通过输出的平均比特数的切换，它是采样频率的函数，并确定
模拟输入信号的性质。
由于CMOS输出开关= C数字电流
L
X V
DRVDD
X （N X F
AVG
)
其中C
L
=负载电容，N X F
AVG
=输出位的平均数开关
图35
显示了整个采样频率不同的负载电容为2MHz的模拟输入的电流
频率。
输出开关噪声和数据位置可编程性（在CMOS模式）
在瞬间开关噪声（由CMOS输出的数据转换）可以耦合到模拟输入
采样和降低信噪比。为了最小化这一点，该装置包括可编程的选项来移动
输出数据转换相对于所述输出时钟。这可以被用于定位数据的转换处
最佳的地方，远离采样时刻，提高了信噪比。
图21
示出的SNR ，为变化
不同的CMOS输出数据的位置在190 MSPS 。
注意，最佳输出数据的位置与采样频率而变化。的数据的位置可以是
使用寄存器位进行编程
<DATA POSN>
（表
9).
因此建议把串联电阻（50 100
)
每个输出线放在非常靠近转换器
销。这有助于从看到大的负载电容隔离的输出并依次减少的量
开关噪声。例如，在数据
图21
采取了与50
串联电阻器的每一个输出线路。
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