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ADS5547
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SLWS192A - 2006年11月 - 修订2007年5月
描述并行引脚
表3. SCLK引脚控制
SCLK （引脚29 ）
0
DRVDD
描述
低速模式禁用 - 用于采样频率高于50 MSPS 。
低速模式已启用 - 使用低于50 MSPS采样频率。
表4. SDATA控制引脚
SDATA （引脚28 ）
0
DRVDD
正常运行（默认）
STANDBY 。这是一个全球性的断电，其中ADC ，内部参考和输出缓冲器断电。
描述
表5. SEN控制引脚
SEN （引脚27 ）
0
(1/3)DRVDD
(2/3)DRVDD
DRVDD
(1)
CMOS模式：
CLKOUT通过（ 3/12 ） TS边后
(1)
;
描述
LVDS模式：
数据转换CLKOUT边缘对齐
CMOS模式：
CLKOUT边后来被（ 2/12 ） TS ;
LVDS模式：
数据转换CLKOUT边缘对齐
CMOS模式：
CLKOUT边后来被（ 1/12 ） TS ;
LVDS模式：
CLKOUT边缘早些时候（ 1/12 ） TS
默认CLKOUT位置
TS = 1 /采样频率
表6. DFS控制引脚
DFS （引脚6 ）
0
(1/3)DRVDD
(2/3)DRVDD
DRVDD
2的补码的数据和并行CMOS输出
偏移二进制数据和并行CMOS输出
偏移二进制数据和DDR LVDS输出
描述
2的补码和DDR LVDS输出（默认）
表7.模式控制引脚
MODE（引脚23 ）
0
(1/3)AVDD
(2/3)AVDD
AVDD
内部参考
外部参考
外部参考
内部参考
描述
串行接口
该ADC具有一组内部寄存器，它可以通过由销SEN形成的串行接口进行访问
（串行接口使能） ， SCLK （串行接口时钟） ， SDATA （串行数据接口），并复位。设备后
上电时，内部寄存器必须通过应用高向脉冲的RESET重置为默认值
（宽度大于10纳秒） 。
串行移位位到设备时启用SEN低。串行数据SDATA被锁在每一个下降沿
SCLK的SEN有效（低电平）时。串行数据被加载到寄存器，每16个SCLK下降沿
当SEN低。如果单词长度超过16比特的倍数，则多余的位被忽略。数据加载中
的16位字的单个活性SEN脉冲内的倍数。
第8个比特构成的寄存器地址，剩余的8比特形成的寄存器数据。该接口可以工作
与SCLK的频率为20兆赫到非常低的速度（几赫兹），并且还具有非50％占空比的SCLK
周期。
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