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ADS5444
SLWS162A - 2005年8月 - 修订2006年2月
应用信息（续）
0.1
F
时钟
来源
1:4
CLK
ADS5444
CLK
MA3X71600LCTND
图37.差分时钟
然而，对于抖动敏感应用中，使用差分时钟有一定的优势（与任何
其它ADC），在系统级上。第一个优点是，它允许对共模噪声抑制在PCB
的水平。
差分时钟还允许使用更大的时钟振幅不超过绝对最大
收视率。在正弦时钟的情况下，这将导致更高的压摆率，并降低时钟噪声的影响
在抖动。有关详细信息，请参阅时钟的高速数据转换器（ SLYT075 ） 。
图37
示出了这种方法。背面对背面肖特基二极管可以被添加到限制时钟振幅中
情况下，这将超过绝对最大额定值，采用差分时钟时也是如此。
100 nF的
100 nF的
D
D
MC100EP16DT
Q
100 nF的
CLK
ADS5444
CLK
499
W
50
50
V
BB
Q
499
W
100 nF的
100 nF的
113
图38.差分时钟使用PECL逻辑
另一种可能性是使用基于逻辑时钟，如PECL的。在这种情况下，边缘的压摆率将
最有可能会比基于正弦时钟相同的时钟振幅得到的高得多。这
解决办法斜率取决于ADC的抖动的影响最小化。用逻辑门方正弦
时钟可能不会产生最佳的结果如逻辑门可能没有被优化，以作为比较器，
加入太多的抖动，同时平方的投入。
时钟输入端的共模电压通过内部1 kΩ的电阻器内部设定为2.4 V 。这是
建议使用AC耦合的，但如果这种方案是不可能的，因为，例如，异步时钟。
该ADS5444具有良好的耐时钟共模变化。
另外，内部ADC内核使用时钟转换过程的两个边缘。理想情况下， 50％的工作
应提供周期时钟信号。
数字输出
该ADC提供13个数据输出（ D12到D0 ，具有D12为MSB和D 0的最低位） ，一个数据准备好信号
（干式），以及超范围指示（ OVR ） ，等于逻辑高时，输出达到满量程的限制。
输出格式为偏移二进制码。它建议使用了DRY信号捕获的输出数据
ADS5444.
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