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AD9259
时钟输入注意事项
为获得最佳性能， AD9259采样时钟输入端
（CLK +和CLK- ）应主频带的差分信号。
这个信号交流耦合到CLK +和CLK-引脚
通过一个变压器或电容器。这些引脚内部偏置
并且不需要额外的偏压。
图42示出了用于计时的AD9259一个优选的方法。
低抖动时钟源从单端转换到
使用差分射频变压器。背面对背面肖特基
在次级变压器的极限时钟偏移二极管
进入AD9259约0.8 V pp差分。这
可以防止时钟的大电压摆幅馈
通过向AD9259的其它部分，并保留快
信号的上升和下降时间，这一点对低抖动的关键
性能。
MIN -Circuits公司
ADT1-1WT ， 1 ： 1Z
0.1F
XFMR
100
0.1F
0.1F
肖特基
二极管：
HSM2812
在一些应用中，可以接受的是驱动采样时钟
输入，单端CMOS信号。在这种应用中，
CLK +引脚由CMOS门电路直接驱动，并且
CLK-引脚应旁路至地， 0.1 μF电容
在同一个39千欧电阻并联（参见图45）。虽然
CLK +输入电路电源为AVDD （ 1.8 V ） ，这是输入
设计成能承受输入电压高达3.3V，使得
选择驱动逻辑电压非常灵活的。
AD9510/AD9511/
AD9512/AD9513/
AD9514/AD9515
CLK
50
1
CMOS驱动器
CLK
0.1F
0.1F
1
50
电阻器是可选的。
0.1F
时钟
输入
可选
0.1F
100
CLK +
ADC
AD9259
CLK “
05965-027
39k
0.1F
时钟
输入
50
图45.单端1.8 V CMOS采样时钟
CLK +
ADC
AD9259
05965-024
CLK “
时钟
输入
0.1F
50
1
AD9510/AD9511/
AD9512/AD9513/
AD9514/AD9515
CLK
可选
0.1F
100
CMOS驱动器
CLK
CLK +
图42.变压器耦合差分时钟
0.1F
0.1F
ADC
AD9259
05965-028
如果一个低抖动时钟可用，另一种选择是AC -夫妇
差分PECL信号到采样时钟输入管脚，如图
在图43的
AD9510/AD9511/AD9512/AD9513/AD9514/
AD9515
家庭时钟驱动器具有出色的抖动性能。
AD9510/AD9511/
AD9512/AD9513/
AD9514/AD9515
0.1F
CLK
PECL驱动器
CLK
50
1
50
1
240
240
05965-025
CLK “
1
50
电阻器是可选的。
图46.单端3.3 V CMOS采样时钟
时钟占空比的注意事项
典型的高速ADC利用两个时钟边沿产生一个
各种内部定时信号。其结果是，这些ADC可
是时钟占空比很敏感。通常情况下， 5％的容差
保持动力性能上的时钟占空比要求
的特点。该AD9259内置一个占空比稳定器（DCS ）
该重新定时的非采样边沿，产生一个内部时钟
信号与一个标称50 ％的占空比。这允许一个宽范围
时钟输入占空比不影响性能
在AD9259 。当DCS是，噪声和失真perfor-
曼斯几乎是平坦的广泛占空比。不过，
一些应用可能需要对DCS功能被关闭。如果是这样，
记住，动态范围性能会受到影响
当在这种模式下运行。请参阅存储器映射部分
在使用该功能的更多细节。
占空比稳定器利用延迟锁定环（DLL ），以
创建非采样边沿。其结果是，任何改动的
采样频率大约需要10个时钟周期
以允许该DLL来获取并锁定到新的速率。
时钟
输入
0.1F
CLK +
100
0.1F
时钟
输入
0.1F
ADC
AD9259
CLK “
1
50
电阻器是可选的。
图43.差分PECL采样时钟
AD9510/AD9511/
AD9512/AD9513/
AD9514/AD9515
0.1F
CLK
LVDS驱动器
CLK
50*
50
1
05965-026
时钟
输入
0.1F
CLK +
100
0.1F
时钟
输入
0.1F
ADC
AD9259
CLK “
1
50Ω电阻器是可选的
图44.差分LVDS采样时钟
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