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AD9252
工作原理
在AD9252架构由一个流水线型ADC，是
分为三个部分：一个4位的第一阶段，接着是8
1.5位的过程，以及最后的3位闪光。每个阶段都提供
足够的重叠，以校正上述闪光灯的错误
阶段。各个级的量化输出组合
成最终的14位结果在数字校正逻辑。该
流水线结构允许在工作的第一阶段
而其余阶段的前面操作新的输入采样
样品。采样发生在时钟的上升沿。
每个阶段的管道，但不包括最后一个，包括一个低
连接到一个开关电容器DAC分辨率快闪型ADC
和级间余量放大器（ MDAC ） 。余量放大器
放大重构DAC输出之间的差
和闪光灯的输入，用于流水线的下一个阶段。一个位
冗余用在每一阶段以促进数字校正
闪光的错误。最后一级仅由一个Flash型ADC 。
输出级模块能够实现数据对齐，执行错误
校正，并且将数据传输到输出缓冲器。该数据是
然后序列化和对准到帧和输出时钟。
实现ADC的最大带宽。这种使用
低Q电感或铁氧体磁珠驾驶时的需要
转换器的前端在高IF频率。无论是并联电容器
或两个单端电容器可以放置在输入
提供一个匹配的无源网络。这最终会创建一个
在输入端的低通滤波器来限制任何不需要的宽带
噪声。请参阅AN- 742应用笔记中， AN- 827应用
注意，与
模拟对话
文章“变压器耦合
前端宽带A / D转换器“的详细信息
关于这个问题。在一般情况下，精确值依赖于
应用程序。
在AD9252的模拟输入端无内部直流偏置。
在交流耦合应用中，用户必须提供这种偏见
外部。设置装置，使得
V
CM
=
AVDD/2
是中建议
修补，以获得最佳的性能，但该装置可以起到
在更宽的范围内以合理的性能，如图
图34和图35 。
90
SFDR （ DBC）
模拟输入考虑
模拟输入到AD9252是一个差分开关电容
电路设计用于处理差分输入信号。输入
可以支持宽共模范围并保持着良好
性能。中间电源的输入共模电压的
最小化信号相关的错误，并提供最佳
性能。
SNR / SFDR （分贝）
85
80
75
70
SNR（ dB）的
65
C
PAR
VIN +
S
S
模拟输入共模电压（ V）
H
C
样品
S
S
90
图34. SNR / SFDR主场迎战共模电压，
f
IN
= 2.3兆赫，女
样品
= 50 MSPS
C
样品
VIN =
C
PAR
H
H
06296-017
85
SFDR （ DBC）
图33.开关电容输入电路
SNR / SFDR （分贝）
80
75
SNR（ dB）的
70
时钟信号交替地切换之间的输入电路
采样模式和保持模式（参见图33） 。当输入
电路切换到采样模式时，信号源必须是
可充电的电容器的样品和解决中
二分之一的一个时钟周期。一个小电阻串联各
输入可以帮助减少注入的峰值瞬态电流
的驱动源的输出级。此外，低Q值电感
或铁氧体磁珠可被放置在输入的每个腿，以减少
高差分电容见过的模拟输入，从而
65
模拟输入共模电压（ V）
图35. SNR / SFDR主场迎战共模电压，
f
IN
= 35兆赫，女
样品
= 50 MSPS
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06296-057
60
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
1.6
06296-056
H
60
0
0.2
0.4
0.6
0.8
1.0
1.2
1.4
1.6
