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AD9228
通过触发PDWN引脚为高电平时， AD9228是摆在
掉电模式。在这种状态下， ADC的典型功耗
3毫瓦。在掉电期间， LVDS输出驱动器被放置在
一个高阻抗状态。在AD9228返回正常工作
模式时， PDWN引脚被拉低。该引脚既1.8 V
和3.3 V电压。
在掉电模式下，低功耗是实现
关闭基准电压，基准缓冲器，PLL和偏置
网络。 REFT和REFB上的去耦电容
当进入掉电模式，必须出院
当返回到正常操作状态充电。其结果是，在
唤醒时间与处于掉电所花费的时间
模式;短周期导致按比例缩短唤醒
次。用推荐0.1 μF和2.2 μF去耦
REFT和REFB上电容器，它需要大约1秒到
完全放电的基准电压缓冲器去耦电容和
375微秒恢复全面运作。
还有一些其他的省电选项可用
使用SPI端口接口时。用户可以单独
电源关闭各通道，或者将整个装置进入待机状态
模式。这允许用户在保持内部PLL供电
当快速唤醒时间（ 600纳秒）是必需的。见
存储器映射一节有关使用这些功能的更多细节。
100 Ω终端电阻放在尽可能靠近接收器
可能。没有远端接收器端接差差
跟踪路由可能会导致计时错误。建议
走线长度不超过24英寸，并且，该
差分输出走线都保持密切的合作，并在平等的
长度。联邦卡特尔局和数据流通过适当的例子
走线长度和位置可以在图58中找到。
CH1为200mV / DIV = DCO
CH2为200mV / DIV =数据
CH3为500mV / DIV = FCO
2.5ns/DIV
图58. LVDS输出在ANSI模式时序示例（默认）
数字输出和时序
在AD9228差分输出符合ANSI -644
上电默认LVDS标准。这可以被改变为
低功率，类似于在IEEE 1596.3减少信号选项
使用标准的SDIO / ODM引脚或通过SPI 。这LVDS
标准可以进一步减少的总功耗
设备由大约15毫瓦。看到SDIO / ODM引脚部分或
表15中的存储器映射部分以获取更多信息。该
LVDS驱动器电流来自芯片上，并设置在输出
电流在每个输出等于标称值3.5毫安。一个100 Ω
差分端接电阻放置在LVDS接收器
输入端产生一个标称350毫伏的摆动在接收机。
在AD9228 LVDS输出便于使用的接口LVDS
具有LVDS能力的定制ASIC和FPGA接收器
在嘈杂的环境中出色的开关性能。
单点 - 对 - 点网拓扑结构，建议用
使用ANSI标准LVDS的输出的一个例子（默认）
数据眼图和一个时间间隔误差（TIE ）抖动直方图与
走线长度小于24英寸，常规FR-4材料是
如图59，图60示出了当一个例子
走线长度超过24英寸，普通FR -4材料。通告
这与TIE抖动直方图反映了数据眼的减小
开口的边缘与理想位置的偏离。这是由
用户，以确定该波形满足时序预算
设计时走线长度超过24英寸。另外
SPI的选项允许用户进一步增加内部端子
mination （增加电流）的所有四个输出以
驱动更长的走线（参见图61 ） 。即使这
产生的数据边缘清晰的上升和下降时间和少
容易出现位错误， DRVDD电源的功率耗散
增加时，使用此选项。还要注意在图61
直方图有所改善。请参阅存储器映射部分
更多的细节。
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