初步的技术数据
成本敏感的应用。在此配置中，将有一个
退化的SFDR和失真性能因
大的输入共模摆幅。然而，如果源
在每个输入相匹配的阻抗，应该有一点
在SNR性能的影响。
AD9216
（通过门控，分频或其它方法） ，应当由重定时
在最后一步骤中的原始时钟。
功耗和待机模式
由AD9216的功耗正比于它的
采样率。数字（ DRVDD ）功耗
主要由数字驱动器的强度来确定和
每个输出位的负载。数字驱动电流可
通过计算
I
DRVDD
=
V
DRVDD
×
C
负载
×
f
时钟
×
N
时钟输入和注意事项
典型的高速ADC利用两个时钟边沿产生一个
各种内部定时信号，并作为一个结果可能是
敏感的时钟占空比。通常情况下， 5％的容差
保持动态的时钟占空比要求
性能特点。
该AD9216提供独立的时钟输入，每个通道。
最佳的性能，实现与操作时钟
在相同的频率和相位。时钟通道
异步可显著降低性能。在
一些应用中，理想的是歪斜的时钟定时
相邻信道。在AD9216的独立时钟输入允许
对于通道间时钟定时偏移（典型值ically ± 1纳秒）
无显著性能下降。
的AD9216包含两个时钟占空比稳定剂，一个用于
每个转换器，该重新定时的非抽样边缘，提供了一个
内部时钟与一个标称50 ％的占空比。更快的输入
时钟速率（其中，变得难以维持50％占空
周期）可以从使用DCS为宽范围的输入的受益
时钟占空比可以容纳。保持50％的
占空比的时钟信号是在高速特别重要
应用A纳秒，适当的时候跟踪和保持时间
转换器是必需的，以保持高的性能。在DCS
可以通过捆绑的DCS引脚为高电平使能。
占空比稳定器利用一个延迟锁定环创造
非采样边沿。其结果是，任何改动的
采样频率将需要大约2微秒至3微秒到
允许DLL来获取和沉淀到新的利率。
高速，高分辨率ADC对质量敏感
的时钟输入端。在给定的满量程信噪比的恶化
输入频率（f
输入
） ，由于孔径抖动（T
J
）可
计算
用下面的等式：
SNR
度
radation
=
20
×
登录
10 1 2
×
p
×
f
输入
×
t
J
其中N是位数的变化和C的数量
负载
为
在数字引脚，改变平均负载。
模拟电路被最佳偏置，使得每个速度
等级提供了出色的性能，同时提供降低
功耗。每个速度等级消耗的基线
电源在低采样率的时钟频率增加。
在AD9216的任一通道可以置于待机模式
自主断言PWDN_A或PDWN_B引脚。
建议在输入时钟（S）和模拟输入（多个）
独立或总待机期间保持不变，这
将导致1毫瓦的典型功率消耗为
ADC。需要注意的是，如果DCS启用，它是强制性禁用
一个独立地断电通道的时钟。
否则，显著的失真将导致在活动
通道。如果时钟输入端保持活跃，而在待机状态下的总
模式， TBD mW的典型功耗将导致。
最小待机功率时实现两个信道
被置于完全关断模式（ PDWN_A = PDWN_B
= HI ） 。在这种状态下，内部的引用是动力
下来。当任一个或两者的信道路径被启用
断电后，唤醒时间将直接关系到
的REFT和REFB去耦电容的充电
和掉电的持续时间。通常情况下，它需要
大约5毫秒恢复全面运作与充分
出院0.1 μF至10 μF的REFT去耦电容
和REFB 。
[
]
在公式中，均方根孔径抖动，叔
J
代表则将使用root
平方和所有抖动源，其中包括时钟输入，
模拟输入信号和ADC孔径抖动规范。
欠采样应用中是特别敏感的抖动。
为了获得最佳性能，特别是当孔径
抖动可能影响AD9216的动态范围，这是
重要的是要尽量减少输入时钟抖动。的时钟输入端
电路应使用稳定的引用，例如使用模拟
电源层和接地层，以产生有效的高和低
数字电平为AD9216的时钟输入。电源为
时钟驱动器应该从ADC输出驱动器来分离
用品，以免混入数字噪声时钟信号。
低抖动晶体控制振荡器可提供最佳时钟
源。如果时钟由另一种类型的源所产生的
单通道可断电的中等功率
节约。在已关闭通道关闭内部
电路，但两者的基准电压缓冲和共享参考
保持供电。因为缓冲器和电压参考
保持供电，唤醒时间减少到几个时钟
周期。
数字输出
的AD9216输出驱动器可以被配置为与对接
2.5 V或3.3 V逻辑匹配DRVDD到
数字电源的接口逻辑。输出驱动器是
能够提供足够的输出电流，以驱动各种
的逻辑。然而，大驱动电流往往会引起
上，可能会影响转换器的电源电流毛刺
性能。要求ADC驱动较大的应用
容性负载或大扇出可能需要外部缓冲器
或锁存器。
REV 。珠三角
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6/15/2004
