TL16C550C ， TL16C550CI
异步通信部件
带自动流控
SLLS177F - 1994年3月 - 修订2001年3月
终端功能（续）
终奌站
名字
OUT1
OUT2
号
N
34
31
号
FN
38
35
号
PT
34
31
I / O
O
描述
输出1和2，这些是由设置为有效（低）电平用户指定的输出端子
设置各自的调制解调器控制寄存器（ MCR ）位（ OUT1和OUT2 ） 。 OUT1和OUT2都设置为
，或通过清零2个非活动的（高）级主复位的结果，在循环模式操作
在MCR的（ OUT1）或第3位（ OUT2 ） 。
接收机时钟。 RCLK是16
×
波特率时钟与接收机的ACE的部分。
读取输入。当任一RD1或RD2是活性（低或高分别），而ACE被选中，
CPU被允许读取从选定的ACE寄存器的状态信息或数据。只有其中的一个
输入所需的数据的读取操作期间的转移;另一输入应该连接到其
无效电平（即RD2接低电平或RD1拉高） 。
振铃指示。 RI是一个调制解调器状态信号。其状态可通过读位的6 （ RI ）进行检查
调制解调器状态寄存器。 2位调制解调器状态寄存器（ TERI ）表示RI已经从过渡
低到由于来自调制解调器状态寄存器中的最后一个读取一个较高的水平。如果调制解调器状态中断
当这种转变发生时被激活，产生一个中断。
发送请求。当激活时， RTS通知调制解调器或数据设置的ACE已准备好接收
数据。 RTS设置为有效电平设置到RTS调制解调器控制寄存器位被设定为无效
（高）级无论是作为主复位或在循环模式操作或清零位1 （ RTS ）的结果
在MCR的。在自动RTS模式， RTS设置为无效电平由接收器阈值的控制逻辑。
接收器准备就绪。接收器的直接内存访问（ DMA ）信号可与RXRDY 。当
在FIFO模式下，两种类型的DMA信道之一可以使用FIFO控制来选择
寄存器位3 （ FCR3 ） 。当在TL16C450模式操作时，只有DMA模式0是允许的。模式0
支持DMA单次传输中，传输在CPU的总线周期之间进行。模式1支持
multitransfer DMA ，其中多个被转移到接收FIFO中一直不断取得
清空。在DMA模式0 （ FCR0 = 0或FCR0 = 1， FCR3 = 0） ，当有至少一个字符
接收FIFO或接收器保持寄存器， RXRDY为有效（低电平） 。当RXRDY一直活跃
但也有在FIFO或保存寄存器中没有字符， RXRDY变为无效（高） 。在DMA模式1
（ FCR0 = 1， FCR3 = 1） ，当触发电平或超时已达到， RXRDY变为有效
（低） ;当它已经有效但也有在FIFO或保存寄存器没有更多的字符，这是不言而喻
无效（高） 。
串行数据输入。单是由一个连接的通信装置的串行数据输入
串行数据输出。 SOUT是合成的串行数据输出到所连接的通信装置。 SOUT
被设定为标记（高）电平作为主复位的结果。
发射准备。 DMA传输信号可与TXRDY 。当在FIFO中的操作
模式中，可以使用FCR3选择两个中的一个类型的DMA信令。当在操作
TL16C450模式，仅DMA模式0是允许的。模式0支持DMA单次传输中，传输
CPU总线周期之间制成。模式1支持multitransfer DMA ，其中多个接送
直到发送FIFO已经连接LLED继续进行。
5 V电源电压
供应通用
I
写输入。当任一或WR1 WR2有效（低或高分别），但在ACE是
选择时，CPU是允许写入控制字或数据到一个选定的ACE寄存器。只有一个
这些输入是必需的，以在写入操作期间传输数据;另一输入应该连接到其
无效电平（即WR2接低电平或WR1接高电平） 。
外部时钟。 XIN和XOUT的ACE连接到主定时基准（时钟或晶体） 。
RCLK
RD1
RD2
9
21
22
10
24
25
5
19
20
I
I
RI
39
43
41
I
RTS
32
36
32
O
RXRDY
29
32
29
O
罪
SOUT
TXRDY
10
11
24
11
13
27
7
8
23
I
O
O
VCC
VSS
WR1
WR2
40
20
18
19
44
22
20
21
42
18
16
17
XIN
XOUT
16
17
18
19
14
15
I / O
邮政信箱655303
达拉斯，德克萨斯州75265
7
