位置：首页 > IC型号导航 > 首字符A型号页 > 首字符A的型号第484页 > ADUC7026BSTZ62I-RL > ADUC7026BSTZ62I-RL PDF资料 > ADUC7026BSTZ62I-RL PDF资料1第84页
ADuC7019/20/21/22/24/25/26/27
接地和电路板布局
建议
与所有的高分辨率数据转换器，特别注意
必须支付给接地和PC板布局
ADuC7019/7020/7021/7022/7024/7025/7026/7027-based
为了设计，以实现从最佳性能
ADC和DAC 。
虽然ADuC7019 / 7020 / 7022分之7021 /七千○二十五分之七千○二十四/七千〇二十七分之七千〇二十六
有独立的引脚作为模拟地和数字地（ AGND和
IOGND ） ，用户一定不要把这些两个单独的接地
层，除非两个地平面连接非常接近
的部分。这示出在所示的简化的示例
图76A 。在系统中数字地和模拟地
被连接在一起的其他地方（在系统的电源
供应，例如） ，在飞机不能靠近重新连接
部分，因为接地回路将导致。在这些情况下，将所有的
ADuC7019 / 7020 /七千〇二十二分之七千〇二十一/ 7025分之7024 /七千零二十七分之七千零二十六的AGND和
IOGND引脚连接到模拟地平面，如图
76B 。在只有一个地平面系统，确保
数字和模拟组件在物理上分离
董事会的独立半，这样的数字回路电流不
附近的流动模拟电路，反之亦然。在ADuC7019 / 7020 /
然后7021/7022/7024/7025/7026/7027可以放置之间的
数字和模拟部分，如示于图76c中。
例如，不要功率元件的模拟方面，如
参见图76b的，与IOV
DD
因为这将迫使回
从IOV电流
DD
流经AGND 。此外，避免数字
电流下的模拟电路流动时，如果一个可能发生
嘈杂的数字芯片被放置在电路板的左半部分所示
图76C 。如果可能的话，避免大的不连续地
平面（多个） （例如，那些在同形成一个长迹
层） ，因为它们强制返回信号，以行驶更长的路径。
此外，直接地使所有连接到接地平面，
很少或根本没有跟踪通过向地面分离从其销。
当连接快速逻辑信号（上升/下降时间< 5纳秒）中任
的ADuC7019 / 7020 /七千零二十二分之七千零二十一/七千○二十五分之七千○二十四/七千零二十七分之七千零二十六的
数字输入，添加一个串联电阻，以各相关线路，以保持
上升和下降时间长于5纳秒的ADuC7019 / 7020 /
7021/7022/7024/7025/7026/7027输入引脚。 100 Ω的值
或200 Ω通常足以防止高速
从耦合电容入部和影响信号
ADC的转换精度。
时钟振荡器
时钟源为ADuC7019 / 7020 / 7022分之7021 /
7024/7025/7026/7027可以通过内部PLL来产生或
由一个外部时钟输入。要使用内部PLL ，连接
XCLKI之间的32.768 kHz并联谐振晶体
XCLKO ，并从每个引脚到地的连接电容
如图77.该晶体允许PLL正确锁定
给出的41.78 MHz的频率。如果没有外部晶体存在，
内部振荡器被用来给出的41.78兆赫的频率
±3%
典型的。
ADuC7026
XCLKI
45
a.
PLACE模拟
COMPONENTS这里
PLACE数字
COMPONENTS这里
AGND
DGND
12pF
32.768kHz
b.
PLACE模拟
组件
这里
AGND
PLACE数字
COMPONENTS这里
12pF
XCLKO
图77.外部并联谐振晶体连接
DGND
使用外部源的时钟输入，而不是在PLL （见
图78 ） ， PLLCON位的1和0位必须是modified.The
外部时钟使用P0.7和XCLK 。
ADuC7026
XCLKO
XCLKI
c.
PLACE模拟
COMPONENTS这里
PLACE数字
COMPONENTS这里
DGND
04955-047
XCLK
图76.系统接地方案
图78.连接一个外部时钟源
在所有这些情况下，以及在更复杂的真实生活
应用程序，特别注意电流从流
的供应和回地面。确保在返回路径
所有电流都尽可能接近到通路中的电流
走上到达目的地。
使用外部时钟源， ADuC7019 /七千○二十一分之七千○二十○ /
7022 /七千零二十五分之七千零二十四/七千〇二十七分之七千〇二十六的规定运作时脉速度
范围为50千赫至44兆赫
±1%
为确保正确的操作
模拟外设和Flash / EE 。
版本A |页84 92
04955-049
外
时钟
来源
TO
频率
分频器
04955-048
44
TO
国内
PLL
