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ADS62P45 ， ADS62P44
ADS62P43 ， ADS62P42
SLAS561A - 2007年7月 - 修订2008年2月
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CMOS模式下功耗
随着CMOS输出， DRVDD电流扩展的采样频率和每一个负载电容
输出引脚。当每个输出位0和1之间的每个时钟切换发生时的最大DRVDD电流
周期。在实际应用中，这种情况不大可能发生。实际DRVDD电流将被确定
通过输出的平均比特数的切换，它是采样频率的函数和的性质
模拟输入信号。
由于CMOS输出开关= C数字电流
L
×
DRVDD
×
(N
×
F
AVG
),
其中C
L
=负载电容，N
×
F
AVG
=输出位切换的平均次数。
图79
示出了具有在整个采样频率不同的负载电容中的电流在2MHz的模拟输入
频率。
DDR LVDS接口
LVDS接口仅适用于3.3 V DRVDD电源。在这种模式下，每一个信道和一个11个数据位
公共输出时钟可作为LVDS（低压差分信号）的水平。两个连续的数据位
被复用，并输出每个LVDS的差分对在每个时钟周期（DDR - 双数据速率，
图94） 。
LVDS缓冲器
引脚
DA0P
DA0M
DA2P
DA2M
·
·
·
数据位D0 ， D1
数据位D2 ， D3
·
·
·
14位通道-A
数据
DA12P
DA12M
数据位D12 ， D13
CLKOUTP
CLKOUTM
DB0P
DB0M
输出时钟
数据位D0 ， D1
数据位D2 ， D3
·
·
·
14位通道乙
数据
DB2P
DB2M
·
·
·
DB12P
DB12M
数据位D12 ， D13
B0288-01
图93. DDR LVDS输出
奇数据位D1，D3 ，D5， D7， D9是在CLKOUTP和偶数据位D0 ，D2，D4 ， D6的上升沿输出
D8 ，D10是在CLKOUTP的下降沿输出。既CLKOUTP的上升沿和下降沿都必须
用于捕获的所有数据位。
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