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CY28447
PD （掉电）澄清
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。中
初始上电时，该引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号是同步的
现有器件内部到断电时钟synthe-
分级机。 PD也是通电的异步输入
系统。当PD被置为高电平，所有的时钟必须
驱动到低电平值和之前的关闭和VCO保持
和晶体振荡器。
PD （掉电）断言
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出将保持低电平，在他们的
下一次高向低转换和差分时钟必须是
保持高或三态（这取决于控制的状态
在下一个时钟差异＃ HIGH到LOW寄存器驱动模式位）
在4个时钟周期的过渡。当SMBus的PD驱动器
模式位对应于该差分（CPU， Src，并
DOT）的时钟的感兴趣的输出被编程为“0”时，时钟
输出为2× Iref的召开与“差别钟”引脚驱动为高电平，
和“差别时钟＃ ”三态。如果控制寄存器的PD驱动模式
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
PCI ， 33兆赫
REF
对应于感兴趣的输出位被编程为
“1” ，则无论是“差别时钟”和“差别时钟＃”为三态。
注意
图4
显示CPUT = 133 MHz和PD驱动器
模式='1'的所有差分输出。此图与
描述适用于有效CPU频率100 ， 133 ，
166和200兆赫。在该PD模式期望的事件
初始上电状态， PD必须能够在更短的置为高电平
不是断言VTT_PWRGD ＃后10秒。但是应当注意的是
96_100_SSC将按照DOT波形选择
96兆赫和SRC波形时，在100 - MHz模式。
PD无效置
上电延迟小于1.8毫秒。这是从时间
PD引脚的无效或功率的斜升
供应待到稳定的时钟输出的
时钟芯片。停在一个三态所有差分输出
条件从掉电会导致驱动高少
超过300秒的无效PD到的电压大于
200毫伏。后的时钟芯片的内部PLL被加电并
锁定时，输出全部内的几个时钟周期被启用
彼此。
图5
是一个例子，显示的关系
钟来了。但是应当注意的是， 96_100_SSC将
按照DOT波形选择96 MHz，而SRC
在100 - MHz模式时的波形。
图4.掉电断言时序波形
tstable
<1.8毫秒
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
PCI ， 33MHz的
REF
Tdrive_PWRDN ＃
<300 S， >200毫伏
图5.掉电无效置时序波形
1.0版， 2006年11月20日
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