初步
使用下面的公式来计算微调电容器
值CE1和CE2 。
负载电容（每边）
Ce
= 2 * CL - （CS +次）
总电容（如看到的结晶）
CLE
PD （掉电） -Assertion
CY28416
=
1
(
CE1 + CS1 + α1
+
1
1
CE2 + CS2 + CI2
)
CL ................................................. ..晶体负载电容
CLE .........................................实际装载看到水晶
使用标准值微调电容器
CE ................................................. ....外部微调电容器
CS ..............................................杂散电容（梯田）
次................................................. ..........内部电容
（引线框架，键合线等）
PD （掉电）澄清
该VTT_PWRGD ＃ / PD引脚是一个双功能引脚。在最初的
上电时，该引脚用作VTT_PWRGD ＃ 。一旦
VTT_PWRGD ＃采样为低的时钟芯片，
销假定PD功能。 PD引脚是一个异步
用于关闭所有时钟干净前高有效输入
切断电源的装置。这个信号必须是
断电的前同步的内部的设备
时钟合成器。 PD为也为异步输入
加电的系统。当PD被置为高电平，所有的时钟
需要之前应当关闭驱动到一个较低的值，并保持
在压控振荡器和晶体振荡器。
当PD被采样到高由两个连续的上升沿
CPUC ，所有的单端输出必须保持为低电平在他们的下
高向低过渡和差分时钟必须保持高电平或
三态（取决于控制寄存器驱动器的状态
模式位），在下一个时钟差异＃高到低的转换。当
相对应的差分SMBus的PD驱动模式位
（ CPU ， SRC和DOT ）的兴趣时钟输出进行编程
为“0”时，时钟输出必须保持与“差别钟”引脚驱动
高为2× Iref的，和“差别时钟＃ ”三态。如果控制寄存器
对应于感兴趣的输出的PD驱动模式位是
编程为“1” ，则无论是“差别时钟”和“差别
时钟＃ “是三态。注意，在例子
科幻gure 3
节目
CPUT = 133 MHz和PD驱动模式= '1'，所有的差异
输出。此图和描述适用于有效
CPU频率100 ， 133 ，166， 200 ， 266 ， 333 ，和400兆赫。
在该PD模式所需的初始上电时
状态， PD必须在不到10被置为高电平
s
后
断言VTT_PWRGD ＃ 。
PD无效置
上电延时必须是小于1.8毫秒。这是
从PD引脚的无效或的的斜坡时间
电源直到时间的稳定时钟输出，从
时钟芯片。停在一个三态所有的差分输出
条件从掉电导致必须驱动高
不到300
s
PD无效到的电压大于
200毫伏。后的时钟芯片的内部PLL被加电并
锁定时，所有的输出都被在数个时钟周期使
的对方。
图4
是一个例子，显示的关系
时钟上来。不幸的是，我们不能显示全部
可能的组合，设计者需要确保从
第一个活动时钟输出到最后花费不超过两个完整的多
PCI时钟周期。
PD
CPUT ， 133MHz的
CPUC ， 133MHz的
SRCT 100MHz的
100MHz的SRCC
USB ， 48MHz的
DOT96T
DOT96C
PCI ， 33兆赫
REF
图3.掉电断言时序波形
文件编号： 38-07657修订版**
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