CY28400
1mS
SRC_Stop ＃
PWRDWN ＃
DIFT （自由运行
迪拜国际金融中心（自由运行
DIFT （停止的）
迪拜国际金融中心（停止的）
图6. SRC_STOP ＃ =三态， PWRDWN ＃ =驱动
1mS
SRC_Stop ＃
PWRDWN ＃
DIFT （自由运行
迪拜国际金融中心（自由运行
DIFT （停止的）
迪拜国际金融中心（停止的）
图7. SRC_STOP ＃ =三态， PWRDWN ＃ =三态
输出使能澄清
该输出可以以两种方式被禁用，通过写“0”到
对应于感兴趣的输出或SMBus的寄存器位
通过认定的OE输入引脚为低电平。在两种方法中，如果SMBus的
注册位已被写入LOW或OE引脚为低电平或
两者中，感兴趣的输出将三态的。有说法
并且该信号的取消断言是异步的。
表6. OE功能
OE （PIN）
1
1
0
0
OE （ SMBus的位）
1
0
1
0
DIFT
正常
三态
三态
三态
DIFC
正常
三态
三态
三态
SRC_DIV2 ＃断言
写作的影响， '0'到SRC_DIV / 2寄存器位是
所有的DIF输出将在一个无干扰的方式过渡干净
从正常运行（输出频率等于输入）到半
内2-6 DIF时钟周期的输入频率。
SRC_DIV2 ＃无效置
写作的影响， '0'到SRC_DIV / 2寄存器位是
所有的DIF输出将在一个无干扰的方式过渡干净
从除以2模式到正常状态（输出频率等于
内2-6 DIF时钟周期的输入频率）操作。
PLL / BYPASS ＃澄清
锁相环/ ＃旁路输入用于旁路之间进行选择
模式（无PLL）和PLL模式。在旁路模式下，输入时钟
被直接传递到输出级产生50ps的添加剂
在DIF输出抖动（ 50 PS +输入抖动） 。在PLL的情况下
模式下，输入时钟是通过锁相环（PLL） ，以减少
高频抖动。旁路＃模式可以选择
有两种方式，通过写入“0”到SMBus的寄存器位或通过断言
该PLL / BYPASS ＃引脚为低电平。在这两种方法中，如果SMBus的
寄存器位已被写入低或PLL / BYPASS ＃引脚为低电平
或两者兼而有之，该设备将配置搭桥手术。
OE断言
（过渡从'0 '到' 1 '）
所有的差分输出是三态恢复
在无干扰地正常运行。最大
从断言主动输出的延迟是2-6之间的DIF
时钟周期。此外， DIFT时钟将被驱动为高电平
在10纳秒的OE断言到电压大于200毫伏。
OE无效置
（过渡，从“1”到“0” ）
取消断言OE的影响是每个对应的输出
将正常运行的过渡到三态
无干扰的方式。从取消断言的最大延迟
到三态输出的是2-6之间的DIF时钟周期。
HIGH_BW ＃澄清
该HIGH_BW ＃输入用于设置PLL带宽。这
模式的目的是最小化的PLL调峰当两个或多个
缓冲区是由惊人的带宽的设备级联。该
PLL的低带宽模式可以以两种方式来选择，通过
写入“0”到SMBus的寄存器位或通过断言
HIGH_BW ＃引脚为低电平或者两者，该设备将被配置
对于低带宽操作。
SRC_DIV2 ＃澄清
该SRC_DIV2 ＃功能用于配置DIF输出
模式是等于SRCT_IN输入频率或半
输入频率在无干扰的方式。该SRC_DIV2 ＃函数
可以通过写“0”到SMBus的寄存器位来实现。
文件编号： 38-07591修订版**
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