CY23S08
3.3V零延迟缓冲器
特点
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零输入输出传输延迟，可调电容
负载FBK输入
多种配置，请参阅
表3
第3页上
多个低抖动输出
45 ps的典型输出，输出偏斜（ -1 ）
两家银行的四路输出，三stateable两个选择Input
看跌期权
10 MHz至133 MHz的工作范围
65 ps的典型的循环周期抖动（ -1 ， -1H ）
先进的0.65μ CMOS技术
节省空间的16引脚150密耳SOIC / TSSOP封装
3.3V操作
流传意识到
该CY23S08有两个库，每个四路输出，它可以是
通过选择输入来控制，如图中
表2
第3页如果
所有的输出时钟是不需要的，银行B可以是三态。
选择输入还允许输入时钟直接应用
为芯片和系统测试目的的输出。
该CY23S08 PLL进入省电状态，当没有
在REF输入的上升沿。在这种模式下，所有的输出都
三态并且PLL被关断，从而导致在小于
50
μA
的电流消耗。在PLL中两个额外的关闭
例中所示
表2
第3页。
多个CY23S08设备能够接受相同的输入时钟和
在一个系统中分发。在这种情况下，之间的歪斜
的两个设备输出被保证是小于700 ps的。
该CY23S08有五种不同的配置，如
所示
表3
第3页上的CY23S08-1是基部，
其中输出频率等于参考，如果没有
计数器中的反馈路径。该CY23S08-1H是高驱动器
此设备上的版本的-1，并上升和下降时间是多少
速度更快。
该CY23S08-2能够获得2X和1X的用户
频率上的每个输出库。的确切配置和
输出频率取决于其输出驱动反馈
引脚。该CY23S08-2H是-2的高驱动版本，并
此设备上的上升和下降时间要快得多。
该CY23S08-3能够获得4X和2X的用户
频率上的输出。
该CY23S08-4使得用户能够获得关于所有2X时钟
输出。因此，该部分是非常通用的，并且可以使用
在各种应用中。
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功能说明
该CY23S08是设计用来分发3.3V零延迟缓冲器
在高速时钟PC，工作站，数据通信，电信，和
其它高性能应用。
该器件具有片上PLL用于锁定到输入时钟
呈现在REF引脚。 PLL反馈必须被驱动到
的FBK销，并且可以从输出中的一个来获得。该
输入到输出的传播延迟被保证是小于
350 ps的，并输出至输出歪斜保证是小于
250 ps的。
逻辑框图
/2
REF
PLL
MUX
FBK
CLKA1
CLKA2
CLKA3
额外的除法器（ -3 ， -4 ）
S2
S1
CLKA4
选择输入
解码
/2
CLKB1
CLKB2
CLKB3
额外的分频器（-2 ， -2H ，-3）
CLKB4
赛普拉斯半导体公司
文件编号： 38-07265牧师* G
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2007年9月5日
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