CY23S02
C
A
G
铁素体
珠子
V+
C8
G
电源连接
10 F
0.01 F
FBIN
IN
GND
FS0
1
2
3
G
输出2
8
7
6
5
V
DD
22
C9 = 0.1 μF
输出2
G
出1
22
FS1
输出1
4
图1.原理图/推荐布局
如何实现零延迟
通常，零延迟缓冲器（ ZDBs ）的使用，因为一
设计师想要提供的时钟信号的多个副本中
彼此同相。背后ZDBs的整个概念是，
在目的地芯片的信号都变为高电平的
同时输入到ZDB 。为了实现这一点，
布局必须补偿ZDB和之间的走线长度
的目标设备。的补偿方法进行说明
下文。
外部反馈是，允许该补偿的特点。
在ZDB锁相环将导致反馈信号是在
相位与基准信号。当铺设了板，
匹配被用于输出之间的走线长度
反馈和FBIN输入到PLL。
如果期望以添加一个小的延迟，或稍先于
输入信号，这也可能受到影响或者使
跟踪到FBIN引脚短一点或比长一点
走线的设备提供时钟。
到缓冲器和FBIN端子，所述信号之间的迹
在目的地的设备将在同一驱动为高电平
时间提供给ZDB参考时钟变为高电平。
同步ZDB的其它输出，从输出
中，ASIC /缓冲器是更复杂但如任何传播
延迟的ASIC /缓冲器必须考虑。
参考
信号
反馈
输入
零
延迟
卜FF器
ASIC /
卜FF器
A
图2.六个输出缓冲器的反馈路径
相位校准
的情况下OUT1的（即，较高的频率输出）是
连接到FBIN输入引脚的输出OUT2上升沿可能
可以是0或180°相位一致的IN输入波形（如
随机设定时输入和/或电力供给） 。如果
OUT2希望是上升沿对准到IN输入的
上升沿，然后连接OUT2 （即最低频率
输出）到FBIN销。这种设置提供了一个一致
输入输出的相位关系。
插入在反馈路径中其它设备
另一个不错的功能可由于外部反馈
同步信号，将其从信号到来的能力
其他一些设备。这种实现可以适用于任何
设备专用集成电路（ASIC ，多输出时钟缓冲器/驱动器等），其是
投入的反馈路径。
指
图2中，
如果ASIC /缓冲器的痕迹
和时钟信号（多个） （ A）的目标的长度相等
文件编号： 38-07155牧师* C
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