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CY23EP09
2.5V或3.3V ， 10-220兆赫，低抖动， 9路输出
零延迟缓冲器
特点
最高10 MHz至220 MHz的工作范围
零输入输出传输延迟，可调
加载CLKOUT引脚
多低偏移输出
- 45 ps的典型输出，输出偏斜
- 一个输入驱动器9输出，归纳为4 + 4 + 1
25 ps的典型周期到周期抖动
15 ps的典型周期抖动
标准和高驱动能力的选择
提供节省空间的16引脚150密耳SOIC或
4.4毫米TSSOP封装
3.3V或2.5V操作
工业应用温度
功能说明
该CY23EP09是2.5V或3.3V的零延迟缓冲器设计
分配高速时钟，并且可以在一个16针
SOIC和TSSOP封装。该-1H版本可在高达220
（ 200 ） MHz的频率在3.3V （ 2.5V ） ，并具有更高的驱动
比-1的设备。所有部件都有片上锁相环的锁定到
REF引脚输入时钟。 PLL反馈是芯片和
从CLKOUT垫被获得。
有两个存储体的每四个输出端，它可以是
通过如图所示的“选择输入的选择输入端的控制
解码“第2页上的表。如果所有的输出时钟是不需要的，
BankB可三态的。选择输入还允许
输入时钟被直接施加到所述输出端对芯片和
系统测试目的。
PLL进入掉电模式时，有没有上涨
边缘上的REF输入（小于 2兆赫） 。在这种状态下，
输出三态并且PLL被关断，从而导致
小于25
A
的电流消耗。
在特殊情况下，当S2 ： S1为1 ： 0 ， PLL被旁路
和REF是从DC输出到所允许的最大
频率。的一部分的行为就像在此非零延迟缓冲器
模式，并在输出端没有三态的。
该CY23EP09是在不同的配置，如
在订货信息表中所示。该CY23EP09-1是
基部。该CY23EP09-1H是高驱版
的-1，它的上升和下降时间比-1快得多。
这些部件不能用于5V输入容限的应用
框图
PLL
REF
CLKOUT
CLKA1
CLKA2
CLKA3
CLKA4
CLKB1
选择输入
解码
S1
CLKB2
CLKB3
CLKB4
引脚配置
MUX
顶视图
REF
CLKA1
CLKA2
V
DD
GND
CLKB1
CLKB2
S2
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
CLKOUT
CLKA4
CLKA3
V
DD
GND
CLKB4
CLKB3
S1
S2
赛普拉斯半导体公司
文件编号： 38-07760牧师* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2005年10月5日
