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CY7C1218H
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。
该CY7C1218H支持系统的二级缓存
利用线性或交错突发序列。该
交错突发为了支持Pentium和i486
处理器。线性脉冲串序列适合于处理器的
即利用线性突发序列。突发顺序是用户
可选择的，并且是由采样MODE输入来确定。
访问可以与任何处理器地址启动
频闪（ ADSP ）或控制器地址选通（ ADSC ） 。
通过突发序列地址是进步
由ADV输入控制。一个双位片上环绕
突发计数器捕获所述第一地址中的脉冲串序列
并自动递增地址的休息
突发存取。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[A ：D ]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上
同步自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。如果CE ADSP被忽略
1
为高。
单一的读访问
当满足以下条件，该访问被启动
满意在时钟的上升： （ 1 ） ADSP或ADSC为低电平时，
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效，和（3）的写
信号（ GW ， BWE ）都是拉高高。 ADSP被忽略
如果CE
1
为HIGH 。呈现给地址输入端的地址
（A ）被存储到地址前进的逻辑和
地址寄存器，同时被提供给存储器阵列。
对应的数据被允许传播到的输入
输出寄存器。在下一时钟的上升沿
数据被允许通过输出寄存器向传播和
到内吨的数据总线
CO
如果OE是低电平有效。唯一
当SRAM从新兴出现异常
取消选择状态到所选择的状态下，其输出始终
的存取的第一个周期期间为三态。在第一周期之后
的访问时，输出由所述参考信号的控制。
连续的单周期读支持。一旦
SRAM是由芯片选择，要么取消，在时钟上升沿
ADSP或ADSC信号，其输出三态马上。
单写访问发起的ADSP
此访问被启动时，同时满足以下两个条件
是满足于时钟的上升： （ 1 ） ADSP为低电平，并
（ 2 ） CE
1
，CE
2
，CE
3
都置为有效。地址
呈现给A被加载到地址寄存器和
同时被输送到地址前进逻辑
存储器阵列。写信号（ GW ， BWE和BW
[A ：D ]
）和
在这第一个周期ADV输入将被忽略。
ADSP-触发的写访问需要两个时钟周期来
完整的。如果网关被置为低电平的第二个时钟崛起，
呈现给DQ的输入数据被写入，对应
在存储器阵列中应的地址位置。如果GW为高，
然后写操作是由BWE和带宽控制
[A ：D ]
信号。该CY7C1218H提供字节写入功能，
在写周期说明表所述。主张
字节写使能输入（ BWE ）与选定的字节
写（ BW
[A ：D ]
）输入时，将有选择地写入到只有所需的
字节。字节写操作字节时没有选择将
保持不变。一个同步自定时写机制
已经提供了简化的写操作。
由于CY7C1218H是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ输入。这样做将三态输出驱动器。如
为了安全起见， DQ会自动三态时
一个写周期被检测到，无论OE的状态。
单写访问发起ADSC
ADSC写访问被当以下条件启动
系统蒸发散是满足： （ 1 ） ADSC为低电平， （ 2 ）是ADSP
拉高HIGH ， （ 3 ） CE
1
，CE
2
，CE
3
都置为有效，
和（ 4 ）的写入输入相应组合（ GW ，
BWE和BW
[A ：D ]
）被置为有效进行写操作
所期望的字节（多个） 。 ADSC触发的写访问需要
单时钟周期来完成。呈现给的地址是
装入地址寄存器和地址
同时被输送到存储器阵列前进逻辑。
在这个周期的阿德福韦输入被忽略。如果一个全局写的
进行的，提交的DQ的数据被写入到它对应
在存储器核心应的地址位置。如果一个字节写
进行的，只有选定的字节写入。不是字节
字节写操作过程中选择将保持不变。
一个同步自定时写入机制已
提供简化的写操作。
由于CY7C1218H是一种常见的I / O设备，输出
启用（ OE ）提交数据之前，必须先拉高高
到DQ输入。这样做将三态输出驱动器。如
为了安全起见， DQS就会自动三态时
一个写周期被检测到，无论OE的状态。
突发序列
该CY7C1218H提供一个二位环绕计数器，馈送
通过
1
, A
0
，实现无论是交错或线性爆裂
序列。交错的脉冲串序列被设计specif-
ically支持英特尔奔腾应用。线性爆
序列被设计为支持遵循的处理器
线性突发序列。色同步信号序列是用户可选择的
通过MODE输入。
主张ADV较低，时钟的上升会自动递增
该数据串计数器中的脉冲串序列中的下一个地址。
读取和写入，支持突发操作。
睡眠模式
ZZ的输入引脚是一个异步输入。断言ZZ
放置的SRAM中一个节电“睡眠”模式。两
时钟周期都需要从这个“休眠”进入或退出
模式。在此模式下，数据的完整性是有保证。
访问时进入“睡眠”模式挂起并不是
认为是有效的，也不是完成操作
保证。该设备必须在进入之前，取消
在“睡眠”模式。 CE
1
，CE
2
，CE
3
， ADSP和ADSC绝
仍然无效的T的时间
ZZREC
在ZZ输入后，
返回低电平。
文件编号： 38-05667牧师* B
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