QL82SD器件数据手册版本C
LVDS SERDES数据通道配置
在SERDES数据通道的表示显示在
图43
。该装置由
8相同的数据通道。
Ch0_rst
Ch0_oe
Ch0_en
Ch0_pre_emp
Ch0_sync
Ch0_mode [3 ：0]的
Ch0_txd [9：0 ]
Ch0_txclk
Ch0_lock
SERDES
通道0
Ch0_rxd [9：0 ]
Ch0_rxclk
pad_Ch0-p
pad_Ch0_n
图43 ： SERDES通道0
每个SERDES数据通道可以独立工作。该数据信道是
收发器，因此它们可以发送或接收的串行LVDS线对的数据。该
转移方向选择与ChX_oe销。如果该引脚为高电平时，通道在
发送模式时，如果该引脚为低电平时，该通道处于接收模式。
数据信道可以被配置为处理不同的并行数据宽度和时钟
机制，
表29
示的设置ChX_mode [3： 0]引脚和所述模式是
他们参考一下。
对于通道时钟A / B模式，见
在“ LVDS SERDES通道时钟配置”
第32页
了解更多详情。如果不需要的数据信道，那么它可以被断电（以
通过捆绑的ChX_en信号为低电平降低整体设备的功率） 。此信号必须保持为高
以进行正常操作。
对于如何使用数据信道的各种模式来传输的详细描述
和接收数据，见
“ LVDS SERDES发送和接收操作”第33页
.
表29： ChX_mode [3 ：0]的
ChX_mode[3]
描述
低频率（ 1） ，高频（ 0）
比特[3]
确定高或低的频率锁定范围内的SERDES锁相环。
当此位被设置为'1'时，低频率范围内选择。
当此位被设置为'0 '时，高频范围内选择。
在10 ：1的模式，该位必须设置为“0” 。
在通道的时钟模式下，该引脚设置没有关系。
嵌入式时钟模式（0），信道时钟（1）
CLKA （1） ， CLKB （0）信道时钟选择
比特[2]
比特[1]
位[0]
2002 QuickLogic公司
初步
www.quicklogic.com
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