CY7C1470V25
CY7C1472V25
CY7C1474V25
72兆位（ 2M ×36 / 4M ×18 / 1M X 72 ）
流水线SRAM与NOBL 架构
特点
引脚兼容和功能上等同于ZBT
支持250 - MHz的零等待状态的总线操作
可用的速度等级为250 ， 200和167 MHz的
内部自定时输出缓冲控制，以消除
需要使用异步OE
完全注册（输入和输出）的流水线
手术
字节写能力
单2.5V电源
2.5V / 1.8V的I / O电压（V
DDQ
)
快速时钟到输出时间
- 3.0纳秒（ 250 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
CY7C1470V25 ， CY7C1472V25可用
JEDEC标准的无铅100引脚TQFP ，无铅和
非无铅165球FBGA封装。 CY7C1474V25
在可用的无铅和无无铅209球FBGA
包
IEEE 1149.1 JTAG边界扫描兼容
连拍能力直线或交错突发订单
“ZZ”睡眠模式选项和停止时钟选项
功能说明
该CY7C1470V25 / CY7C1472V25 / CY7C1474V25是2.5V ，
2M ×36 / 4M ×18 / 1M X 72同步流水线突发SRAM的
与无总线延迟 （ NOBL ）的逻辑，分别。他们是
设计为支持无限真背到背读/写
操作
同
no
等待
状态。
该
CY7C1470V25 / CY7C1472V25 / CY7C1474V25配
凭借着先进（ NOBL ）逻辑才能启用consec-
utive读/写操作的数据传送上
每个时钟周期。该功能极大地提高了
吞吐量数据在需要频繁写入的系统/读
转场。该CY7C1470V25 / CY7C1472V25 / CY7C1474V25
引脚兼容和功能上等同于ZBT设备。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。所有数据输出通过
输出寄存器的时钟的上升沿来控制。该
时钟输入的时钟使能（ CEN ）信号的资格，
其中，当去断言暂停操作并延长了
先前时钟周期。写操作是由控制
字节写选择（ BW
a
-BW
h
对于CY7C1474V25 ， BW
a
-BW
d
对于CY7C1470V25和BW
a
-BW
b
对于CY7C1472V25 ）和一个
写使能（ WE）输入。所有的写操作都带有片上进行
同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1470V25 （ 2M ×36 ）
A0, A1, A
模式
CLK
CEN
地址
寄存器0
A1
A1'
D1
Q1
A0
A0'
BURST
D0
Q0
逻辑
ADV / LD
C
写地址
注册1
写地址
注册2
C
ADV / LD
BW
a
BW
b
BW
c
BW
d
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
O
U
T
P
U
T
R
E
G
I
S
T
E
R
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
DQP
a
DQP
b
DQP
c
DQP
d
E
输入
注册1
E
输入
寄存器0
E
OE
CE1
CE2
CE3
ZZ
读逻辑
睡觉
控制
赛普拉斯半导体公司
文件编号： 38-05290牧师* I
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月21日
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