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CY7C1422AV18
CY7C1429AV18
CY7C1423AV18
CY7C1424AV18
36兆位的DDR -II SIO SRAM 2字
突发架构
特点
36兆位密度（ 4M ×8 ， 4M ×9 ， 2M ×18 ， 1M ×36 ）
300 MHz的时钟实现高带宽
2字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在600 MHz的数据传输） @ 300 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
提供165球FBGA封装（ 15× 17 ×1.4 MM）
提供的两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1422V18 ， CY7C1429AV18 ， CY7C1423V18 ，
CY7C1424V18是1.8V同步SRAM的流水线
配备了DDR- II SIO （双数据速率独立的I / O）
架构。在DDR -II SIO由两个单独的端口，以
存取存储器阵列。读端口有专用的数据
输出和写端口则有专用的数据输入到
完全省去了“转身”的数据总线
与普通的I / O设备所需。访问每个端口
使用共同的地址总线来实现的。对于地址
读取和写入都锁定在的备选上升沿
输入（ K）时钟。写数据被登记在的上升沿
K和K.读取数据的驱动对C的上升沿和
c。如果提供，或在K和K的上升沿如果C / C不是
提供的。每个地址位置与两个8位相关
在CY7C1422AV18的情况下即， 2的9位字
案例CY7C1429AV18的，在的情况下， 2个18位字
CY7C1423AV18 ，并且在该情况下，两个36位字
CY7C1424AV18 ，其依次爆流入或流出的
装置。
异步输入包括输出阻抗匹配
输入（ ZQ ） 。同步数据输出紧密匹配
两个输出回波时钟CQ / CQ ，省去了
分别从每个DDR- II SIO数据采集
SRAM在系统设计。输出数据的时钟（ C / C）使
最大的系统时钟和数据同步的灵活性。
所有同步输入通过输入寄存器控制
通过在K / K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON组fi guration
CY7C1422AV18-4M ×8
CY7C1429AV18-4M ×9
CY7C1423AV18-2M X18
CY7C1424AV18-1M ×36
选购指南
300兆赫
最大工作频率
最大工作电流
300
825
278兆赫
278
775
250兆赫
250
700
200兆赫
200
600
167兆赫
167
500
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 38-05617牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月26日
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