初步
引脚德网络nitions
（续）
引脚名称
K
CQ
I / O
输入时钟
回波时钟
引脚说明
CY7C1410V18
CY7C1425V18
CY7C1412V18
CY7C1414V18
负输入时钟输入。
K被用于捕获同步的输入被提交
该设备并赶过Q数据
[x:0]
在单时钟模式下。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
CQ参照相对于℃。
这是一个自由运行的时钟和同步
到QDR-II的输出时钟（C） 。在单时钟模式下， CQ与生成
对于K的定时反馈时钟示于交流定时表。
输出阻抗匹配输入。
此输入用于调整器件输出到
系统数据总线的阻抗。 CQ ，CQ，和Q
[x:0]
输出阻抗被设定为0.2× RQ。
其中，RQ是ZQ与接地之间的电阻器。另外，该引脚可
直接连接到V
DD
，这使得最小阻抗模式。该引脚不能
直接连接到GND或悬空。
DLL关闭，低电平有效。
此引脚连接到地面将关闭该DLL里面的
装置。在DLL中的定时关闭操作将是那些在不同上市
此数据表。在此操作的更多细节可以在应用笔记中可以发现， “ DLL
操作中的QDR -II “。
TDO的JTAG 。
TCK引脚用于JTAG 。
TDI引脚用于JTAG 。
TMS引脚用于JTAG 。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
未连接到模具上。
可连接到任何电压电平。
参考电压输入。
静态输入用于设置HSTL输入的参考电平
和输出以及AC测量点。
电源输入到该装置的核心。
地面的装置。
电源输入，用于该装置的输出。
和所有输出定时是参照的上升沿
输出时钟（ C和C或K和K在单时钟模式下） 。
所有同步数据输入（D
[x:0]
）输入通过输入
寄存器通过输入时钟（ K和K）控制的。所有
同步数据输出（Q
[x:0]
）输出通过输出
通过输出时钟的上升沿控制寄存器（C
和C或K和K在单时钟模式下） 。
所有的同步控制（ RPS ， WPS ， BWS
[x:0]
）输入通
通过的上升沿控制的输入寄存器
输入时钟（K和K ） 。
CY7C1412V18在下面的章节中描述。该
相同的基本描述适用于CY7C1410V18
CY7C1425V18和CY7C1414V18 。
读操作
该CY7C1412V18内部组织为2阵列
1Mx18 。访问是在一阵两个连续完成
18位数据字。读操作是通过发出启动
RPS有效的正向输入时钟（ K）的上升沿。
的地址被锁存，在K时钟的上升沿。该
呈现给地址输入端的地址被存储在读
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CQ
回波时钟
ZQ
输入
DOFF
输入
TDO
TCK
TDI
TMS
NC
NC/72M
NC/144M
NC/288M
V
REF
V
DD
V
SS
V
DDQ
产量
输入
输入
输入
不适用
不适用
不适用
不适用
输入 -
参考
电源
地
电源
功能概述
该CY7C1410V18 ， CY7C1425V18 ， CY7C1412V18和
CY7C1414V18是同步流水线突发SRAM的
配备有一个读端口和一个写端口。在读
端口专用于读操作，写端口是
专用于写操作。数据流入的SRAM
通过写入端口和通过所述读端口。这些
设备复用的地址输入端，以最小化
所需的地址引脚数量。通过具有独立的读
和写端口， QDR-II完全消除了需要
“掉头”的数据总线，并且避免任何可能的数据
争，从而简化了系统设计。每个访问
由两个8位的数据传输中的情况下
CY7C1410V18 ，在的情况下，两个9位数据传输
CY7C1425V18 ，在的情况下， 2个18位数据传输
CY7C1412V18和的情况下，两个36位数据传输
CY7C1414V18 ，在一个时钟周期。
访问两个端口上的上升沿启动
正向输入时钟（ K） 。所有的同步输入定时是
从输入时钟的上升沿引用（K和K）的
文件编号： 38-05592牧师**
