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初步
在QDR - II SRAM的上电顺序
[13]
QDR -II SRAM的必须启动并在初始化
prede网络斯内德的方式，以防止理解过程把网络定义操作。
上电顺序
应用功率DOFF连接到高电平（所有其他输入即可
高或低）
应用V
DD
前V
DDQ
应用V
DDQ
前V
REF
或同时为V
REF
1024个周期，以提供稳定的电源和时钟（K ， K）
锁定DLL 。
DLL约束
CY7C1410BV18
CY7C1425BV18
CY7C1412BV18
CY7C1414BV18
DLL使用K时钟作为其同步输入。输入
应具有低的相位抖动，其被指定为t
KC功
.
该DLL将正常工作的最低频率为80兆赫。
如果输入时钟不稳定， DLL被启用，那么
该DLL可能会锁定到不正确的频率，从而导致
SRAM工作不稳定。为了避免这种情况，提供了1024个周期
稳定的时钟重新锁定到所需的时钟频率
POWER- UP波形
~
~
K
K
~
~
不稳定的时钟
> 1024稳定的时钟
正常启动
手术
时钟启动
（钟
之后开始
V
DD
/ V
DDQ稳定）
V
DD
/ V
DDQ
DOFF
V
DD
/ V
DDQ稳定（每50ns的< +/- 0.1V DC）
解决高（或连接到VDDQ ）
注意事项：
13.电期间，当DOFF连接到高电平时，DLL后，得到稳定的时钟的1024个周期锁定。
文件编号： 001-07036修订版* B
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