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CY7C1379C
9兆位（ 256K ×32 ）流通式SRAM
与NOBL 架构
特点
可支持高达133 MHz的总线操作零
等待状态
- 数据传送在每个时钟
引脚兼容，功能上等同于ZBT
器件
内部自定时输出缓冲控制，以消除
需要使用参考
注册的投入流通型操作
字节写能力
256K ×32个通用I / O架构
单3.3V电源（V
DD
)
快速时钟到输出时间
- 6.5纳秒（ 133 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
提供JEDEC标准的无铅100引脚TQFP ，
无铅和无无铅165球FBGA封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
[1]
该CY7C1379C是3.3V ， 256K ×32同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1379C配备的
先进的无总线延迟 （ NOBL ）的逻辑要求
让数据是连续的读/写操作
转印在每个时钟周期。此功能大大
通过对SRAM提高了数据的吞吐量，特别是
在需要频繁写入读取的转换系统。
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。时钟输入由合格
时钟使能（ CEN ）的信号，当其无效
暂停操作和扩展了前面的时钟周期。
从时钟的上升最高接入时延是6.5纳秒（ 133 - MHz的
装置） 。
写操作是由2字节的写入选择控制
（ BW
[A ：D ]
）和写使能（ WE）输入。所有的写操作
带有片上同步自定时写电路进行。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（ OE ）为方便银行
选择和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图， CY7C1379C （ 256K ×36 ）
A0, A1, A
模式
CLK
CEN
C
CE
ADV / LD
C
写地址
注册
地址
注册
A1
D1
A0
D0
Q1 A1 “
A0'
Q0
BURST
逻辑
ADV / LD
BW
A
BW
B
BW
C
BW
D
WE
写入注册表
与数据一致性
控制逻辑
写
DRIVERS
内存
ARRAY
S
E
N
S
E
A
M
P
S
D
A
T
A
S
T
E
E
R
I
N
G
O
U
T
P
U
T
B
U
F
F
E
R
S
E
的DQ
OE
CE1
CE2
CE3
ZZ
输入
注册
读逻辑
E
睡觉
控制
注意：
1.对于最佳实践的建议，请参阅赛普拉斯应用笔记
系统设计指南
在www.cypress.com 。
赛普拉斯半导体公司
文件编号： 38-05688牧师* D
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月14日
