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CY7C1360B
CY7C1362B
CY7C1362B引脚定义
名字
A
0
, A
1
, A
TQFP
3-Chip
启用
37,36,32,
33,34,35,
43,44,45,
46,47,48,
49,50,80,
81,82,99,
100
TQFP
2-Chip
启用
37,36,32,
33,34,35,
44,45,46,
47,48,49,
50,80,81,
82,92,99,
100
BGA
P4,N4,
A2,C2,
R2,T2,
A3,B3,
C3,T3,
A5,B5,
C5,T5,
A6,B6,
C6,R6,
T6
G3,L5
FBGA
I / O
描述
输入 -
用地址输入选择512K之一
R6,P6,A2,
A10，A11，同步
地址位置。
取样的上升沿
在CLK如果ADSP ADSC或低电平有效，和CE
1
,
B2,B10,P3,
P4,P8,P9,
CE
2
和CE
3[2]
采样活跃。一
1
, A
0
馈
P10,P11,
这两个位计数器..
R3,R4,R8,
R9,R10,
R11
BW
A,
BW
B
93,94
93,94
B5,A4
输入 -
字节写选择输入，低电平有效。
合格
同步与BWE进行字节写入到SRAM中。
采样在CLK的上升沿。
输入 -
全局写使能输入，低电平有效。
当
同步置为低电平在CLK的上升沿，一个全球性的
写进行（所有字节写入，
无论在BW的价值观
X
和BWE ） 。
输入 -
字节写使能输入，低电平有效。
采样
同步于CLK的上升沿。此信号必须
低电平进行字节写操作。
输入 -
时钟
时钟输入。
用于捕获所有同步
输入到设备中。也用于递增
突发计数器时ADV为低电平时，在
一个脉冲串操作。
GW
88
88
H4
B7
BWE
87
87
M4
A7
CLK
89
89
K4
B6
CE
1
98
98
E4
A3
输入 -
芯片使能1输入，低电平有效。
采样
CLK的同步的上升沿。配合使用
CE
2
和CE
3[2]
选择/取消选择该设备。
如果CE ADSP被忽略
1
为高。
输入 -
芯片使能2输入，高电平有效。
采样
CLK的同步的上升沿。配合使用
CE
1
和CE
3[2]
选择/取消选择该设备。
输入 -
芯片使能3输入，低电平有效。
采样
CLK的同步的上升沿。配合使用
CE
1
和CE
2
选择/取消选择该设备。不
可AJ包的版本。没有连接
为BGA 。凡引用，CE
3[2]
假设
活跃在该文件的BGA 。
输入 -
输出使能，异步输入，主动
异步
低。
控制的I / O引脚的方向。当
低电平时，在I / O引脚用作输出。当
拉高高， I / O引脚三态，并
充当输入数据引脚。在第一个操作环境被屏蔽
从一个新出现的一个读周期的时钟时
取消选中状态。
输入 -
提前输入信号的上升沿采样
同步
CLK ，低电平有效的边缘。
当断言，它
自动在突发递增地址
周期。
CE
2
97
97
B2
B3
CE
3 [2]
92
-
-
A6
OE
86
86
F4
B8
ADV
83
83
G4
A9
文件编号： 38-05291牧师* C
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