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CY7C1317BV18
CY7C1917BV18
CY7C1319BV18
CY7C1321BV18
18兆位的DDR - II SRAM 4字
突发架构
特点
18兆位密度（ 2M ×8 ， 2M ×9 ， 1M ×18 ， 512K ×36 ）
300 MHz的时钟实现高带宽
4字突发降低地址总线频率
双倍数据速率（ DDR ）接口
（在600MHz的数据传输） @ 300 MHz的
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
同步内部自定时写入
1.8V核心， HSTL输入和输出电源
可变驱动HSTL输出缓冲器
扩展HSTL输出电压（ 1.4V -V
DD
)
提供165球FBGA封装（ 13 ×15 ×1.4 MM）
提供的两种无铅和无无铅封装
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1317BV18 ， CY7C1917BV18 ， CY7C1319BV18和
CY7C1321BV18是1.8V同步SRAM流水线
配备有DDR-II （双数据速率）架构。该
DDR -II由SRAM核心具有先进的同步
外围电路和一个2位的数据串计数器。对于地址
读取和写入都锁定在的备选上升沿
输入（ K）时钟。写数据被登记在的上升沿
K和K.读取数据的驱动对C的上升沿和
c。如果提供，或在K和K的上升沿如果C / C不是
提供的。每个地址位置与4个8位相关
在CY7C1317BV18的情况下的单词和在四个9位字
CY7C1917BV18的那个顺序突发流入或流出的情况下
该装置。突发计数器始终以“ 00 ”开头的接口
应受在CY7C1317BV18和CY7C1917BV18的情况。上
CY7C1319BV18和CY7C1321BV18 ，突发计数器
取入的外部地址的最后两个显著比特和
脉冲串4个18位字中CY7C1319BV18的情况下，与
在CY7C1321BV18 ，依次的情况下4个36位字
入或拉出设备。
异步输入包括输出阻抗匹配
输入（ ZQ ） 。同步数据输出（Q ，共享相同的
物理引脚作为输入的数据中的D）是紧密匹配于
两个输出回波时钟CQ / CQ ，省去了
分别从每个单独的DDR- II SRAM捕获数据
在系统设计中。输出数据的时钟（ C / C）使
最大的系统时钟和数据同步的灵活性。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1317BV18 - 2M ×8
CY7C1917BV18 - 2M ×9
CY7C1319BV18 - 1M ×18
CY7C1321BV18 - 512K ×36
选购指南
300兆赫
最大工作频率
最大工作电流
300
550
278兆赫
278
530
250兆赫
250
500
200兆赫
200
450
167兆赫
167
400
单位
兆赫
mA
赛普拉斯半导体公司
文件编号： 38-05622牧师* C
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年6月27日
