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初步
CY7C1310CV18
CY7C1910CV18
CY7C1312CV18
CY7C1314CV18
18 - Mbit的QDR -II SRAM 2字
突发架构
特点
单独的独立读写数据端口
- 支持并发事务
250 - MHz时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（数据在500MHz转移） @ 250兆赫
两个输入时钟（ K和K ）用于精确DDR定时
- SRAM仅使用上升沿
功能说明
该CY7C1310CV18 ， CY7C1910CV18 ， CY7C1312CV18和
CY7C1314CV18是1.8V同步SRAM的流水线，
配备了QDR -II架构。 QDR- II架构
由两个单独的端口，以存取存储器阵列。
读端口有专用的数据输出来支持读
操作和写端口则有专用的数据输入到
支持写操作。 QDR -II架构具有独立的
数据输入和数据输出，完全省去了
到“掉头”共同需要的数据总线I / O
设备。访问每个端口通过完成
常见的地址总线。读出的地址被锁存的
K个时钟和写地址的上升沿被锁存
K个时钟的上升沿。访问的QDR -II阅读
和写端口是完全相互独立的。在
为了最大限度地提高数据吞吐量，同时读取和写入端口
配备了双数据速率（ DDR ）接口。每
地址位置与两个8位字相关联的
（ CY7C1310CV18 ）或9位字（ CY7C1910CV18 ）或18位
字（ CY7C1312CV18 ）或36位字（ CY7C1314CV18 ）
该脉冲串依次移入或移出器件。因为数据可以
待转移进和移出器件在每个上升沿
两个输入时钟（K和K和C和C） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
输出数据的两个输入时钟（ C和C ） ，以尽量减少
时钟偏移和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化了数据采集的
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
QDR -II工作在1.5周期读延迟时
DLL启用
运作就像一个QDR -I设备与1周期读延迟
在DLL中关闭模式
提供×8 ， ×9 ， ×18 ，和×36配置
完整的数据一致性，提供最新的数据
=核心V
DD
= 1.8V （ ± 0.1V ） ; I / O V
DDQ
= 1.4V至V
DD
提供165球FBGA封装（ 13 ×15 ×1.4 MM）
提供的两种无铅和无无铅封装
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
CON连接gurations
CY7C1310CV18 - 2M ×8
CY7C1910CV18 - 2M ×9
CY7C1312CV18 - 1M ×18
CY7C1314CV18 - 512K ×36
赛普拉斯半导体公司
文件编号： 001-07164修订版* B
198冠军苑
圣荷西
,
CA 95134-1709
408-943-2600
修订后的2006年9月20日
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