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初步
CY7C1310AV18
CY7C1312AV18
CY7C1314AV18
18 -MB QDR -II SRAM 2字突发架构
特点
单独的独立读写数据端口
- 支持并发事务
167 MHz的时钟实现高带宽
2字突发所有访问
双倍数据速率（ DDR ）的读取和接口
写端口（在333 MHz的数据传输） @ 167MHz
两个输入时钟（K和K ）用于精确DDR定时
- SRAM仅使用上升沿
两个输出时钟（ C和C ）占时钟偏移
和飞行时间的不匹配
回波时钟（ CQ和CQ ）简化高速数据采集
高速系统
单复用地址输入总线地址锁存
输入，读取和写入端口
独立的端口选择深度扩张
同步内部自定时写入
提供X8 ， X18 ， X36和配置
完整的数据coherancy ，提供最新的数据
核心VDD = 1.8V （ +/- 0.1V ） ; I / O VDDQ = 1.4V至Vdd
13 ×15× 1.4毫米1.0毫米间距FBGA封装， 165球
（ 11×15矩阵）
可变驱动HSTL输出缓冲器
JTAG 1149.1兼容的测试访问端口
延迟锁定环（ DLL ），用于精确的数据放置
功能说明
该CY7C1310AV18 / CY7C1312AV18 / CY7C1314AV18是
1.8V同步SRAM的流水线，配备了QDR -II
架构。 QDR -II结构由两个单独的
端口，以存取存储器阵列。读端口都有
专用的数据输出来支持读操作，
写端口则有专用的数据输入来支持写操作
系统蒸发散。 QDR -II架构具有独立的数据输入和数据
输出完全消除需要“掉头”的
所需的数据总线与通用I / O设备。访问每个
端口是通过一个共同的地址总线来实现的。该
读地址被锁存K个时钟的上升沿和
写地址被锁存K个时钟的上升沿。
访问的QDR -II读写端口是完全
相互独立的。为了最大限度地提高数据
吞吐量，读取和写入端口都配有
双倍数据速率（ DDR ）接口。每个地址是
用两个8位字（ CY7C1310AV18 ）或18位相关
字（ CY7C1312AV18 ）或36位字（ CY7C1314AV18 ）
该脉冲串依次移入或移出器件。因为数据可以
待转移进和移出器件在每个上升沿
两个输入时钟（K和K和C和C） ，内存带宽
同时简化系统设计，消除最大化
巴士“开通变通。 ”
深度扩展完成与港口选择各
端口。端口选择允许每个端口独立运作。
所有同步输入通过输入寄存器控制
由K或K输入时钟。所有数据输出通过输出
在C或C （或K或K在一个时钟控制寄存器
域）的输入时钟。写操作都带有片上进行
同步自定时写电路。
CON连接gurations
CY7C1310AV18 - 2M ×8
CY7C1312AV18 - 1M ×18
CY7C1314AV18 - 512K ×36
逻辑框图（ CY7C1310AV18 ）
D
[7:0]
8
写
REG
1M ×8的阵列
写添加。解码
20
阅读添加。解码
A
(19:0)
地址
注册
写
REG
1M ×8的阵列
地址
注册
20
A
(19:0)
K
K
CLK
将军
控制
逻辑
RPS
C
C
DOFF
读取数据寄存器。
16
控制
逻辑
8
8
注册。
注册。
8
注册。
CQ
CQ
V
REF
WPS
BWS
[1:0]
8
8
Q
[7:0]
赛普拉斯半导体公司
文件编号： 38-05497修订版**
3901北一街
圣荷西
,
CA 95134
408-943-2600
修订后的2004年6月1日
