CD54HC40105 ， CD74HC40105 ， CD54HCT40105 ， CD74HCT40105
引脚
CD54HC40105 ， CD54HCT40105
（ CERDIP ）
CD74HC40105 ， CD74HCT40105
（ PDIP ， SOIC ）
顶视图
三态
1
控制
DIR 2
SI 3
D0 4
D1 5
D2 6
D3 7
GND 8
16 V
CC
15 SO
14 DOR
13 Q0
12 Q1
11 Q2
10 Q3
9 MR
三态输出
为了方便数据的校车，三态输出（ Q0到
Q3），设置在数据输出线，而负载
可以通过的状态进行检测的寄存器的条件
DOR输出。在三态控制FL AG高（输出
使能输入OE ）强制输出为高阻
OFF态模式。注意，移出信号，不像在
该CD40105B ，是独立的三态输出的
控制权。在CD40105B ，三态控制切不可
由高转向低时移出信号为低
（会发生数据丢失） 。在高速CMOS版本
这个限制已经消除。
级联
在40105可以级联，以形成较长只需注册
通过连接到DIR SO和DOR为SI 。在级联
模式，主复位脉冲后，必须在应用
电源电压被接通。单词比四位宽，
DIR和DOR输出必须与被选通和
城门。它们的输出驱动的SI和SO输入并行，如果
膨胀是在两个方向（参见图12和13 ）来完成。
加载数据
可以将数据输入时的输入数据就绪（ DIR ）
FL AG高，由低到上的SHIFT -IN高转换（ SI ）
输入。先下一此输入必须变为低电平瞬间
字是由FIFO接受。在DIR FL AG将变低
是瞬间的，直到数据已被转移到仲
OND位置。在FL公司将保持低电平时，所有的16个字的某些地区可能
系统蒸发散是科幻LLED有效数据，并在SI上的脉冲
输入将被忽略，直到DIR变高。
卸载数据
一旦网络连接第一个字也波及到输出端，所述数据 -
出就绪输出（ DOR）变为高电平，科幻RST字的数据
可在输出端。的其他字的数据可以是
由上移出输入的负跳变除去
（ SO ） 。这种负跳变导致DOR信号
去低而下一个单词移动到输出。只要
为有效的数据在FIFO中可用时， DOR信号变
再高，表示下一个字是准备好了
输出。当FIFO为空， DOR将维持低位，并
任何进一步的命令将被忽略，直到“1”的标记
涟漪到最后控制寄存器和DOR去
HIGH 。如果在卸载过程中的SI为HIGH ， （ FIFO为满）的数据上
FIFO的数据输入被输入到网络连接第一个位置。
主复位
在主复位（ MR）的高设置所有的控制
逻辑标志位为“0”。 DOR变低， DIR变高。
该数据寄存器的内容不改变，只
宣布无效，并且将被替代时，网络连接第一个字
被加载。因此，MR确实寄存器内没有明确的数据
但仅在控制逻辑。如果换档在佛罗里达州股份公司（SI ）为高电平
主复位脉冲期间，出现在输入数据（D0
到D3 ）后立即移动到第一个网络位置
在复位过程的完成。
工作原理图
三
状态
控制
4
D0
5
D1
6
D2
D3
7
1
13
12
11
10
Q3
Q0
Q1
Q2
转变
移出
主
RESET
3
15
9
14 DATA -OUT
准备
2
数据在
准备
GND = 8
V
CC
= 16
2
