位置：首页 > IC型号导航 > 首字符O型号页 > 首字符O的型号第236页 > OR4E02-3BM416C > OR4E02-3BM416C PDF资料 > OR4E02-3BM416C PDF资料1第26页
ORCA
4系列的FPGA
数据表
2006年5月
■
■
■
嵌入式RAM块（ EBR ）
该
ORCA
4系列器件恭维分布
PFU RAM的内存宏大块。该
内存是512的话可以通过18位/字
块与2读2写端口的两个字节通道
使得它与四端口的功能操作。
额外的逻辑已经成立了FIFO ，多
钳和CAM的实现。该内存块
沿着所述的PLC行组织，并加入亲
部到FPGA阵列尺寸示于表7 。
该内存块的内容可以是任意ini-
在FPGA CON组fi guration tialized 。
表7中。
ORCA
系列4-可用的嵌入式
块RAM
设备
OR4E02
OR4E04
OR4E06
数
块
8
12
16
数
EBR位
74K
111K
147K
一个256× 36的RAM 。
一个1K ×9的RAM 。
两个独立的512× 9的RAM内置在一个与EBR
单独的读时钟，写时钟和使能。
与任意数量的两个独立的RAMS
也就是说，其总和为512字以内的18位/
字或更少。
■
加盟RAM块支持创建更广泛
更深的回忆。相邻路由接口亲
由CIBS vided允许块的级联
再加上由于布线延迟最少处罚。
另外，也可以连接任意的EBR的RAM的一部分或全部
块一起，通过嵌入式系统总线
这是在本数据手册后面的章节中讨论。
仲裁逻辑是由用户任意设定
信号发生数据冲突，以及对
从写在同一时间阻止这两个端口。该
仲裁逻辑端口1的优先级。利用当
仲裁器，该信号的BUSY指示数据正在被写入
到PORT1 。通过这个繁忙的输出信号PORT1活动
驱动高输出。如果仲裁器被关断两
端口可以被写入的同时，数据
会损坏。在此方案中的BUSY信号的意志
表示一个可能的错误。
还有它致力于端口1连接到用户的选择
通信的系统总线。在这种模式下
用户逻辑只能访问到P0口和仲裁
逻辑被启用。系统总线使用的优先级
由仲裁器，因此该系统总线将提供给它
总是能够写入到EBR 。
每个高
灵活的
512x18 （四口，两个读/双
写）的RAM块可以由用户进行编程
满足其特定的功能。每个EBR CON连接gu-
配给使用物理信号，如图中
表8.四端口寻址允许同时进行
读，并在所有四个端口写操作。
的EBR端口被同步地写入到位置
略去边CKW的。同步读取操作的用途
正缘CKR的。选项可使用
同步读地址寄存器和输出读
寄存器，或者绕过这些寄存器，并有
内存异步读取操作。详细信息
化对EBR块在不同的应用中
笔记。
ispLEVER软件提供潜水的RAM生成工具
为EBR的RAM 。许多EBR子模式都支持
端口和所述初始化值也可以是德音响奈德。
EBR特点
四端口RAM模式（两个读/写二）
■
一个512 ×18的RAM可选配内建写仲裁
化。
一个1024 ×18 RAM建立在两个块有内置
为简化的实施解码逻辑。
■
双端口RAM模式（一个读/写一）
26
莱迪思半导体公司
