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ORCA
4系列的FPGA
数据表
2006年5月
可编程逻辑单元
（续）
WD [7：0 ]
8
4
PLC
4
PLC
4
PLC
4
PLC
WD [7：4 ]
5
WA
WPE 1
WPE 2
WE
RD [7：4 ]
RA
5
5
WD [3：0 ]
WA
WPE 1
WPE 2
WE
RD [3 ：0]的
RA
5
5
WD [7：4 ]
WA
WPE 1
WPE 2
WE
RD [7：4 ]
RA
5
5
WD [3：0 ]
WA
WPE 1
WPE 2
WE
RD [3 ：0]的
RA
5
RE
4
RD [7 ：0]的
WE
WA [6：0 ]
RA [6：0 ]
CLK
RE
7
7
8
4
RE
4
RE
4
RE
5-5749(F)
图13.记忆模式扩展示例- 128x8 RAM
补充逻辑和互联细胞
每个PLC包含嵌入在PLC中的SLIC
路由，所述的PFU的外面。正如其名称所示，
SLIC进行逻辑和互连（路由）
功能。其主要特点是3 statable ，双向
缓冲剂，和一个
PAL-样
解码能力。图14
示出了一个SLIC的与它的全部特性的图
如图所示。在SLIC的所有模式不可用时1
时间。
十SLIC输入可以直接从源被
PFU或从一般的路由结构。 SI [ 0 ： 9 ]输入
可以来自于水平或垂直的路由和
我[ 0 ： 9 }来自PFU输出-O [ 9 ： 0 ] 。这些输入
也可以被连接到一个逻辑1或0常数。输入
是双四核的性质和被分离成两个
的4个半字节组和两个输入的第三组
控制。每个输入四位群体也有
三态功能，但是第三对没有。
有一个三态控制（ TRI）为每个SLIC ，用
的能力以反转或禁用三态控制为
每个组的4比迪。独立的三态控制
每个半字节组是可以实现的使用
SLIC组件解码器（ DEC）输出，通过组驱动
2比迪，控制一个BIDI半字节的三态
20
在使用三信号来控制的三态
其他BIDI蚕食。图15示出在SLIC中的缓冲
从TRI和可用三态控制模式
DEC信号。如果整个SLIC充当一个缓冲器
容量， DEC的输出可以用来产生一个
恒定的逻辑1 （V
HI
）或逻辑0 （V
LO
）信号为一般
使用。
在SLIC还可以用来产生
PAL-样
而─
或可选购的反转（ AOI）功能或解码器
高达10比特。每组缓冲区可以喂成
与门（ 4输入的与该半字节组和
2输入与其它两个缓冲区） 。这些和
门然后送入一个3输入门，可以是CON组fi G-
置的作为任一个与门或OR门。输出
的3输入门是可逆的，并且在减速输出
输出SLIC的。图19示出在SLIC中满
解码器模式。
在SLIC的功能是由两个5位保留解析
BLE -全团和2位缓冲区组。每
这些基团可以独立运作的BIDI缓冲的
ERS （带或不带的nibble-三态功能
广泛的群体），或者作为
PAL /解码器。
莱迪思半导体公司
