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莱迪思半导体公司
图16.基本的逻辑块，接收通道，单通道
FPGA
逻辑
TOH_OUTxx
TOH_xx_EN
TOH数据
平行
串行
兑换
2
旁路对齐*
旁路捷运*
插入公交车
比肩。 ERR 。 *
K1 / K2通行证
/雷根*
STS四十八分之一十二* 3
ORCA ORT8850数据表
嵌入式核心
注： N = [ 7 ... 0 ]
XX = [AA ， AB ， ... BD ]
从控制* 信号
注册
FP
F
成帧器帧脉冲
B1检查上一个。新B1
FP
S
FIFO帧同步脉冲
（ OPT ）。
B1
计算器。
帧LOF 损
将AIS -L *
将AIS -L
对LOF *
2
背板
串行
链接
I / O
复用器
和
LVDS
缓冲器
SONET逻辑
DOUTxx [7 ：0]的
MUX
DOUTxx_PAR
DOUTxx_SPE
DOUTxx_C1J1
DOUTxx_EN
DOUTxx _FP
奇偶
将军
指针
发
（ OPT ）。
RXDxx_W_ [P ： N]
2
成帧器
（ OPT ）。
采样器
（为
STS3)
串行
To
并行
CDR
MUX
RXDxx_P_ [P ： N]
2
对齐。
FIFO
（ OPT ）。
FIFO
W / R
控制
DE-
AIS旧B1
将加扰器阅读
（ OPT ）。
（ OPT ）。
LOF
*
MUX
2
收回77.76兆赫
最小/最大钍。 *
FP
F
CDR_CLK_xx
旁路对齐*
rx_toh_ck_en
rx_toh_fp
TOH_CK_LP_EN
toh_clk
控制和
TOH时钟
FP
S
FIFO
同步。
FIFO
控制
TOH
PORT
控制
控制和
TOH时钟
常见的逻辑
以这两个四边形
77.76 MHz的
其他
7个频道
LVDS
卜FF器
SYS_CLK_ [P ： N]
2
FIFO
控制
MUX
sys_fp
line_fp
fpga_sysclk
行LBK 。 *
其他
7个频道
恒指功能（时钟恢复器和解串器）
恒指接收路径的功能包括时钟输入的数据和数据恢复（ CDR ）和反序列化
从所选择的工作或保护输入流的字节宽度的内部数据总线的格式。接收到的串行数据
从LVDS的缓冲器不具有伴随的时钟。基于数据的转换时，接收器中选择一个
适当的内部时钟相对于每个信道重新定时的数据。然后将重定时数据和时钟被传递
到DEMUX （解串器）模块。多路分解器模块执行串行 - 并行转换，并提供了杆
等位基因数据与时钟的SONET帧的块。对于一个622 Mb / s的SONET流，恒指将执行时钟和
77.76 MHz的字节宽度的内部数据总线和622兆比特之间/数据恢复（CDR）和MUX / DEMUX的序列
LVDS链路。
采样器
此块上直接从HSI宏字节宽的数据进行操作。恒指外部接口始终运行在
622兆比特/秒（ STS-12 ） ，或850兆比特/秒，但它可以直接连接到一个155 Mb / s的STS -3音频流。如果连接
到一个155 Mb / s的数据流，每个输入比特被接收的4倍。此块用于字节流返回到
预期的STS- 12格式。操作模式是由一个寄存器控制，可以是STS-12 （密码
通过），或STS -3。从这个块的输出没有被比特对齐（即，一个8位的样本并不一定包含
整个SONET字节），但它是在标准的SONET STS-12的格式（即， 4的STS -3 ）和适合的成帧。
SONET成帧器座
成帧器块从HSI字节范围内的数据，并输出一个字节对齐，字节宽的数据流和8千赫兹
同步脉冲。成帧器算法确定输入的数据的失帧/在帧状态，并设置
报警寄存器位既是一个错误帧和失帧（ OOF ）状态上。
成帧器块从HSI字节范围内的数据，并输出一字节对齐字节宽的数据流和8 kHz的同步
脉冲断言的一致的网络连接第一个A1字节将用于由以下部分构成。 （注意，如果指针
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