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莱迪思半导体公司
PLD模块
LA-的ispPAC - POWR1014 / A汽车系列数据手册
图5-10显示了LA-的ispPAC - POWR1014 / A PLD架构，这是从莱迪思的ispMACH 衍生
4000 CPLD 。在PLD架构允许在设计各种状态机和控制功能的灵活性
用于电源管理。在与阵列有53个输入，并产生123产品的条款。这些123
乘积项被分为三组41的每个通用逻辑块， GLB1 ， GLB2和GLB3的。
每个GLB是由8个宏单元。总体而言，有在LA-的ispPAC - POWR1014 / A器件24宏单元。
该LA的ispPAC - POWR1014 / A装置的输出信号从GLBs推导如图5-10所示。 GLB3
产生定时器控制。
图5-10 。 LA-的ispPAC - POWR1014 / A PLD架构
全局复位
（ RESETB引脚）
。一个好的
MCLK
41
GLB1
通用逻辑块
8
MACROCELL
41 PT
HVOUT[1..2],
OUT[3..8]
IN [ 1 ：4]
4
输入
注册
和阵列
53输入
123 PT
GLB2
通用逻辑块
8
MACROCELL
41 PT
OUT[9..14]
VMON[1-10]
20
输入
注册
41
4
产量
反馈
24
41
GLB3
通用逻辑块
8
MACROCELL
41 PT
Timer0
Timer1
Timer2
Timer3
IRP
18
定时器时钟
PLD时钟
宏单元架构
在图5-11所示的宏单元是PLD的心脏。基本的宏单元已连接已经乘积项的饲料
或门和FL IP- FL操作。在每个宏单元的IP- FL FL op是独立CON连接gured 。它可以被编程为
功能为D型或T型IP- FL佛罗里达州运。组合函数被绕过佛罗里达州的ip-佛罗里达州的运算来实现的。极性
控制和异或门提供额外的灵活性进行逻辑综合。在IP- FL佛罗里达州运的时钟，从计算驱动
这是通过将8 MHz的主时钟32产生的纹的PLD时钟，宏蜂窝还支持asynchro-
理性复位和预置功能，无论从产品而言，全局复位输入，或在上电复位衍生
信号。宏单元内的资源共享路由，并包含一个乘积项分配的数组。该产品
长期配置阵列极大地扩展了可编程逻辑器件的允许逻辑来实现复杂逻辑功能的能力
被相邻的块和分配的乘积项，以允许更宽的解码功能之间共享。所有
数字输入由MCLK注册和VMON比较器的输出通过PLD时钟登记执行同步
他们chronize到PLD逻辑。
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