初步
集成
电路
系统公司
ICS889874
1:2
D
。微分
-
TO
-LVPECL B
UFFER
/D
IVIDER
A
PPLICATION
I
载文信息
T
发芽FOR
3.3V LVPECL
UTPUTS
下面示出的时钟布局拓扑结构是一个典型的端接
重刑LVPECL输出。提到的两个不同的布局
建议仅作为指导方针。
FOUT和nFOUT低阻抗跟随输出， gen-
中心提供全方位ECL / LVPECL兼容的输出。因此，终止
电阻器（直流电流路径接地）或电流源必须
用于功能性。这些输出设计用于驱动
50Ω的传输线。匹配阻抗技术应
用于最大化操作次数最小化信号
失真。
图2A和2B
显示两个不同的布局哪些
建议仅作为指导方针。其它合适的时钟lay-
出局可能存在，它会建议董事会
设计师模拟，以保证兼容所有印刷
电路和时钟组件的工艺变化。
3.3V
Z
o
= 50
125
FOUT
鳍
125
Z
o
= 50
Z
o
= 50
FOUT
50
1
Z
((V
OH
+ V
OL
) / (V
CC
– 2)) – 2
o
50
V
CC
- 2V
RTT
鳍
Z
o
= 50
84
84
RTT =
F
IGURE
2A 。 LVPECL
安输出
T
发芽
F
IGURE
2B 。 LVPECL
安输出
T
发芽
889874AK
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REV 。一个2004年5月19日
