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集成
电路
系统公司
ICS8745B
1:5 D
。微分
-
TO
-LVDS
Z
ERO
D
ELAY
C
LOCK
G
enerator
TYPE
描述
T
ABLE
1. P
IN
D
ESCRIPTIONS
数
1
2
3
4
5
6
7
名字
SEL0
SEL1
CLK0
nCLK0
CLK1
NCLK 1
CLK_SEL
输入
输入
输入
输入
输入
输入
输入
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
下拉非INVER婷差分时钟输入。
上拉
上拉
INVER婷差分时钟输入。
下拉非INVER婷差分时钟输入。
INVER婷差分时钟输入。
时钟选择输入。当HIGH ，选择CLK1 ， nCLK1 。
下拉
当低，选择CLK0 ， nCLK0 。 LVCMOS / LVTTL接口电平。
高电平有效复位硕士。当逻辑高电平时，内部分频器复位
造成真正的输出QX走低， INVER泰德输出nQx去
下拉
高。当逻辑低电平时，内部分隔和输出被使能。
LVCMOS / LVTTL接口电平。
核心供电引脚。
上拉
反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉反馈输入到相位检测器用于再生时钟与"zero delay" 。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
电源接地。
差分输出对。 LVDS接口的水平。
输出电源引脚。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
差分输出对。 LVDS接口的水平。
下拉确定在表3 LVCMOS / LVTTL接口电平输出分频器值。
模拟电源引脚。
锁相环和基准时钟作为输入到分频器之间进行选择。
当低，选择的参考时钟。 LVCMOS / LVTTL接口电平。
8
9, 32
10
11
12
13, 19, 25
14, 15
16, 22, 28
17, 18
20, 21
23, 24
26, 27
29
30
31
MR
V
DD
nFB_IN
FB_IN
SEL2
GND
nQ0 ， Q0
V
DDO
NQ1 ， Q1
NQ2 ， Q2
nQ3 ， Q3
nQ4 ， Q4
SEL3
V
DDA
PLL_SEL
输入
动力
输入
输入
输入
动力
产量
动力
产量
产量
产量
产量
输入
动力
输入
上拉
注意：
上拉
和
下拉
是指内部输入电阻。见表2 ，引脚特性，为典型值。
T
ABLE
2. P
IN
C
极特
符号
C
IN
R
上拉
R
下拉
参数
输入电容
输入上拉电阻
输入下拉电阻
测试条件
最低
典型
4
51
51
最大
单位
pF
kΩ
kΩ
8745BY
www.icst.com/products/hiperclocks.html
2
REV 。 B 2004年12月2日
