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电气规格
图2
和
表10
提供的时钟的时序图和时序参数。
CRIN
C5
PSTCLK
C6
C7
C6
BCLK
C8
C8
图2.时钟时序定义
记
所示的信号
图2
是相对于系统时钟的时钟。没有
信号之间的关系，暗示或意图。
表10.时钟时序参数
140 MHz的CPU
ID
特征
民
–
–
C5
C6
C7
C8
CRIN频率与外部振荡器
CRIN频率与内部振荡器
PSTCLK周期时间
PSTCLK占空比
BCLK周期时间
BCLK占空比
5.00
5
7
40
14.0
35
最大
33.86
16.94
–
60
–
65
兆赫
兆赫
ns
%
ns
%
单位
4.1
SDRAM总线时序
SDRAM母线是一个同步总线。传播延迟，相对于建立时间和保持时间
SDRAM的时钟BCLK示于
科幻gure 3
并在所提供的参数
表11 。
当BCLK
时钟是不活动的， SDRAM接口是无效和外部总线不能使用。
MCF5251的ColdFire处理器数据手册：技术数据，版本2.1
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飞思卡尔半导体公司
